авторефераты диссертаций БЕСПЛАТНАЯ БИБЛИОТЕКА РОССИИ

КОНФЕРЕНЦИИ, КНИГИ, ПОСОБИЯ, НАУЧНЫЕ ИЗДАНИЯ

<< ГЛАВНАЯ
АГРОИНЖЕНЕРИЯ
АСТРОНОМИЯ
БЕЗОПАСНОСТЬ
БИОЛОГИЯ
ЗЕМЛЯ
ИНФОРМАТИКА
ИСКУССТВОВЕДЕНИЕ
ИСТОРИЯ
КУЛЬТУРОЛОГИЯ
МАШИНОСТРОЕНИЕ
МЕДИЦИНА
МЕТАЛЛУРГИЯ
МЕХАНИКА
ПЕДАГОГИКА
ПОЛИТИКА
ПРИБОРОСТРОЕНИЕ
ПРОДОВОЛЬСТВИЕ
ПСИХОЛОГИЯ
РАДИОТЕХНИКА
СЕЛЬСКОЕ ХОЗЯЙСТВО
СОЦИОЛОГИЯ
СТРОИТЕЛЬСТВО
ТЕХНИЧЕСКИЕ НАУКИ
ТРАНСПОРТ
ФАРМАЦЕВТИКА
ФИЗИКА
ФИЗИОЛОГИЯ
ФИЛОЛОГИЯ
ФИЛОСОФИЯ
ХИМИЯ
ЭКОНОМИКА
ЭЛЕКТРОТЕХНИКА
ЭНЕРГЕТИКА
ЮРИСПРУДЕНЦИЯ
ЯЗЫКОЗНАНИЕ
РАЗНОЕ
КОНТАКТЫ


Pages:   || 2 | 3 | 4 |
-- [ Страница 1 ] --

Конспект лекций 3

А. И. Власов, Л. А. Зинченко,

В. В. Макарчук, И. А. Родионов

АВТОМАТИЗИРОВАННОЕ

ПРОЕКТИРОВАНИЕ

НАНОСИСТЕМ

Учебно-методический комплекс

по тематическому направлению деятельности

ННС «Наноинженерия»

Под редакцией заслуженного деятеля науки РФ,

члена-корреспондента РАН, профессора

В. А. Шахнова Допущено учебно-методическим объединением вузов по университетскому политехническому образованию в качестве учебного пособия для студентов высших учебных заведений, обучающихся по направлению 152200 «Наноинженерия»

4 Автоматизированное проектирование наносистем УДК 621.398 ББК 32.884 В58 УМК подготовлен в соответствии с заданием государственного контракта № 16.647.12.2008 на выполнение работ в рамках направления 2 федеральной целевой программы «Развитие инфраструктуры наноиндустрии в Российской Федерации на 2008–2011 годы»

Р еце нз е нт ы:

кафедра «Вакуумная электроника» Московского физико-технического института (зав. кафедрой, академик РАН А. С. Бугаев);

кафедра «Электроника и информатика» Российского государственного технологического университета им. К. Э. Циолковского (зав. кафедрой, профессор С. Б. Беневоленский) Власов А. И.

В58 Автоматизированное проектирование наносистем : учеб. пособие / А. И. Власов, Л. А. Зинченко, В. В. Макарчук, И. А. Родионов. – М. :

Изд-во МГТУ им. Н. Э. Баумана, 2011. – 184 с. : ил. (Библиотека «Наноинженерия» : в 17 кн. Кн. 13).

ISBN 978-5-7038-3504-3 (кн. 13) ISBN 978-5-7038-3509- Методические материалы по дисциплине «Автоматизированное проек тирование наносистем» содержат конспект лекций, нормативную базу дис циплины, рекомендации по организации и проведению лекций, практиче ских занятий, перечень типовых слайдов, типовых плакатов и другие ди дактические материалы для работы профессорско-преподавательского состава по данной дисциплине.

Для студентов, аспирантов и преподавателей высших технических учеб ных заведений по направлению подготовки «Нанотехнология» с профилем подготовки «Наноинженерия». Будут полезны всем, занимающимся вопро сами нанотехнологий, наноинженерии, проектированием МЭМС и НЭМС, созданием электронных систем различного назначения.

УДК 621. ББК 32. © Власов А. И., Зинченко Л. А., © Макарчук В. В., Родионов И. А., © Министерство образования и науки РФ, © Оформление. Издательство МГТУ ISBN 978-5-7038-3504-3 (кн. 13) ISBN 978-5-7038-3509-8 им. Н. Э. Баумана, Конспект лекций ПРЕДИСЛОВИЕ Успех в продвижении России по нанотехнологическому пути развития во многом будет зависеть от эффективности системы подготовки кадров, для создания и развития которой необходимо современное и качественное учебно-методическое обеспечение.

Основная особенность нанотехнологии – ее междисциплинар ный характер, который требует особых методических приемов и подбора соответствующего научного и учебного материала.

В настоящее время имеется существенная нехватка учебно методического обеспечения такого характера. Поэтому адаптация учебно-методического обеспечения для подготовки кадров по про граммам высшего профессионального образования для тематиче ских направлений ННС и его апробация на базе ведущих универ ситетов Российской Федерации направлены на реализацию инно вационной модели образования, подразумевающую тесную связь учебного и научно-исследовательского процесса на базе проект ных методов обучения, современных экспериментальных методик и перспективных технологических процессов создания наномате риалов, наноструктур, приборов, устройств и систем на их основе.

Современные образовательные программы должны обеспечивать приобретение студентами профессиональных навыков и компе тенций, необходимых для эффективной и самостоятельной работы в наноиндустрии.

В связи с этим актуальной задачей является разработка и изда ние УМК, которые обеспечат учебно-методическую поддержку подготовки бакалавров и магистров по основным образовательным программам высшего профессионального образования по темати ческому направлению деятельности ННС «Наноинженерия» обра зовательными учреждениями высшего профессионального образо вания на территории Российской Федерации.

Целью создания данного комплекта УМК является повышение эффективности междисциплинарной подготовки бакалавров и ма гистров путем распространения передового опыта в разработке 6 Автоматизированное проектирование наносистем УМО среди вузов, осуществляющих подготовку по тематическим направлениям ННС, и внедрения компонентов вариативного мар шрутного обучения на базе адаптированного учебно-методического комплекса дисциплин по тематическому направлению деятельно сти ННС «Наноинженерия».

УМК разработаны коллективом авторов в рамках реализации федеральной целевой программы «Развитие инфраструктуры на ноиндустрии в Российской Федерации на 2008–2011 годы».

На базе представленных УМК создана вариативная система маршрутного междисциплинарного обучения студентов по тема тическому направлению деятельности ННС «Наноинженерия», обеспечивающая подготовку квалифицированных специалистов с соответствующими профилями. Разработаны электронные вер сии учебно-методических комплексов дисциплин на основе Web версии, соответствующей стандарту SCORM 2004, 3rd edition (http://nanolab.iu4.bmstu.ru).

Глубокую благодарность авторы выражают рецензентам: А. С. Бу гаеву – академику РАН, заведующему кафедрой Московского физи ко-технического института, и С. Б. Беневоленскому – профессору, заведующему кафедрой Российского государственного технологи ческого университета им. К. Э. Циолковского, чьи замечания спо собствовали улучшению содержания УМК.

Разработанные УМК обеспечат учебно-методическую под держку подготовки бакалавров и магистров по основным образо вательным программам высшего профессионального образования по направлению подготовки «Нанотехнология» с профилем подго товки «Наноинженерия» образовательными учреждениями высше го профессионального образования на территории Российской Фе дерации.

Авторы будут признательны читателям за все замечания по со держанию УМК, которые следует направлять по адресу: 105005, Москва, 2-я Бауманская ул., МГТУ им. Н. Э. Баумана.

В. А. Шахнов Конспект лекций СПИСОК СОКРАЩЕНИЙ БИС – большая интегральная схема ВТ – вычислительная техника ДЗ – домашнее задание ЗУ – запоминающее устройство ИМС – интегральная микросхема КД – конструкторская документация ЛЭ – логический элемент МЭМС – микроэлектромеханическая система ННС – национальная нанотехнологическая сеть ПЗУ – постоянное запоминающее устройство ПЛМ – программируемая логическая матрица ПО – программное обеспечение.

РК – рубежный контроль САПР – система автоматизированного проектирования СБИС – сверхбольшая интегральная схема ТСО – технические средства обучения.

ТП – технологический процесс ЭА – электронная аппаратура ЭВМ – электронно-вычислительная машина ЭВС – электронно-вычислительное средство ЭС – электронное средство ASIC – Application-Specific Integrated Circuit – интегральная мик росхема, специализированная для конкретного приме нения ATPG – Automatic Test Pattern Generator – автоматический гене ратор тестовых испытаний BIST – Built–In Self–Test – встроенное самотестирование BDE – Block Diagram Editor – редактор блок-диаграмм CAD – Computer-Aided Design – система автоматизированно го проектирования DFM – Design for Manufacturing – проектирование с учетом технологических ограничений 8 Автоматизированное проектирование наносистем DFT – Discrete Fourier Transformation – дискретное преобра зование Фурье DFY – Design for Yield – проектирование для повышения вы хода годных DRC – Design Rule Control – проверка правил проектирования CPLD – Complex Programmable Logic Device – сложное про граммируемое логическое устройство EDA – Electronic Design Automation – автоматизация проекти рования в электронике FPGA – Field-Programmable Gate Array – программируемая вен тильная матрица HDL – Hardware Description Language – язык описания аппа ратных средств IDDQ – Idd Quest – метод проверки КМОП СБИС на наличие производственных ошибок и ошибок проектирования LVS – Layout Versus Schematic – список цепей, отражающий принципиальную схему (для верификации) PCB – PCBoard – плата контроля функциональных парамет ров СБИС, подключаемая к компьютеру PLD – Programmable Logic Devices – программируемые логи ческие приборы RTL – Register Translated Level – уровень регистровых передач RCX – RC-eXtraction – экстракция паразитных параметров) VLSI – Very Large-Scale Integration – интеграция сверхвысоко го уровня Конспект лекций ВВЕДЕНИЕ Дисциплина «Автоматизированное проектирование наносистем»

охватывает основные вопросы автоматизации проектирования со временных наноразмерных интегрированных систем.

Методы проектирования наносистем существенно отличаются от ранее применявшихся методов проектирования электронных систем. Количество компонентов в современных системах превы шает сотни миллионов, а типовые размеры приближаются к десят кам нанометров. В связи с этим проектирование наносистем не возможно без использования мощных вычислительных комплек сов и сложнейших систем автоматизации проектирования (САПР).

Усложнение разрабатываемых устройств приводит к тому, что подготовка бакалавров и магистров по наноинженерии должна включать такую важную составляющую формирования базового набора компетенций специалиста, предусмотренных программами подготовки и переподготовки специалистов для нужд наноинже нерии, как широкая теоретическая база и наличие практических навыков использования современных САПР наносистем.

Методологически дисциплина строится на основе наилучшего соотношения теоретических и прикладных вопросов с обязатель ным участием студентов в самостоятельном исследовании ориги нальных частных задач проектирования наносистем.

Важной проблемой в наноинженерии является выбор моделей, адекватно отражающих поведение наноразмерных элементов на различных уровнях проектирования наносистем. При выборе про ектного решения необходимо также учитывать влияние техноло гического процесса и различных дестабилизирующих факторов.

В связи с этим для реализации сложных маршрутов проектирова ния наносистем применяются интегрированные САПР, позволяю щие выполнить моделирование и оценку различных проектных решений на различных уровнях проектирования.

Учитывая специфику курса «Автоматизированное проектиро вание наносистем», в состав курса включены практические заня 10 Автоматизированное проектирование наносистем тия, направленные на приобретение студентами практических на выков решения типовых задач проектирования наносистем, выбор адекватных физическим процессам моделей, методов, алгоритмов, прикладных пакетов и технических средств, обладающих макси мальной эффективностью. Темы практических занятий и их со держание связаны с формированием и развитием у будущих спе циалистов практических навыков решения задач с использованием САПР наносистем.

Дисциплина «Автоматизированное проектирование наносистем»

разработана на уровне мировых стандартов с учетом аналогичных курсов, читаемых в университетах США и Европы. При разработке курсов использованы материалы, предоставленные НИИСИ РАН, ИРЭ РАН, РНЦ «Курчатовский институт», ФТИАН РАН и други ми предприятиями ННС.

Конспект лекций 1. КОНСПЕКТ ЛЕКЦИЙ 1.1. ВВЕДЕНИЕ В МЕТОДОЛОГИЮ ТОПОЛОГИЧЕСКОГО ПРОЕКТИРОВАНИЯ ОБЪЕКТОВ НАНОИНЖЕНЕРИИ 1.1.1. СОВРЕМЕННАЯ ЭЛЕМЕНТНАЯ БАЗА ДЛЯ ПОСТРОЕНИЯ МИКРО- И НАНОСИСТЕМ Создаваемые в настоящее время микро- и наносистемы имеют тенденции к повышению их функциональной сложности при од новременном сокращении размеров. В отношении электроники со временных микро- и наносистем эта тенденция выражается в реа лизации их электронных блоков в виде сверхбольших интеграль ных микросхем (СБИС). Проектирование таких устройств связано с решением достаточно сложных научных и инженерных задач, а их производство привело к созданию уникальных технологий.

Наиболее ярко этот процесс проявился в такой области науки и техники, как микроэлектроника.

Общая тенденция развития современной элементной базы мик роэлектроники – сокращение размеров отдельных компонентов схемы и повышение степени интеграции. Оба этих процесса вы званы как техническими, так и экономическими причинами.

Повышение степени интеграции приводит к снижению стоимо сти изделия, поскольку удается реализовать электронный узел на одном кристалле полупроводникового материала и заключить его в один корпус, что существенно снижает его стоимость, ибо затра ты на сборку кристалла СБИС в корпус достигают до 30% от об щей стоимости ее производства. Поэтому оказывается экономиче ски выгодным сокращать число корпусов СБИС при реализации 12 Автоматизированное проектирование наносистем электронных блоков микро- и наносистем, что, в свою очередь, неизбежно требует повышения степени интеграции.

Уменьшение же на кристалле линейных размеров активных элементов приводит к улучшению их функциональных и, как следствие, к улучшению технических характеристик такого изде лия. Наиболее рельефно эта тенденция проявилась в технологии полевых транзисторов с индуцированным каналом – активных приборов, у которых чем меньше длина канала, тем выше быстро действие. Эта тенденция привела к созданию в настоящее время технологии производства СБИС с минимальной проектной нормой 45 нм, что примерно в два раза меньше той условной верхней на нотехнологической границы в 100 нм, начиная с которой принято относить объекты к области наноинженерии и которая на порядок меньше длины волны видимого света.

Аналогичные тенденции наблюдаются и в области создания микроэлектромеханических устройств и систем (МЭМС). Размеры чувствительных элементов резонансной системы современных твердотельных акселерометров в таких системах также перешаг нули через нанотехнологическую границу и продолжают сокра щаться, а число элементов в таких системах продолжает увеличи ваться.

Можно сказать, что общей особенностью всех технологиче ских процессов производства объектов наноинженерии является то, что в этих процессах обязательно присутствуют литографиче ские операции, для выполнения которых обязательно необходи мы шаблоны. Таким образом, чтобы спроектировать и изготовить объекты наноинженерии, необходимо разрабатывать топологию таких объектов, т. е. вести этап топологического проектирования.

В наибольшей степени этот этап присущ разработке интеграль ных микросхем. Поэтому в дальнейшем, говоря о топологиче ском проектировании, чаще всего это будет относиться к тополо гическому проектированию СБИС, которые являются элементной базой современных микро- и наносистем. Проектирование со временных СБИС представляет собой сложный, часто итераци онный, процесс, включающий этапы схемотехнического, конст рукторского и технологического проектирования. Топологиче ское проектирование объектов наноинженерии, к каковым, еще раз подчеркнем, относятся СБИС, обычно относят к этапу конст рукторского проектирования и считают его неотъемлемой частью всего процесса создания СБИС.

Конспект лекций 1.1.2. ОБЩИЕ СВЕДЕНИЯ О ПРОЕКТИРОВАНИИ ЛОГИЧЕСКИХ СХЕМ Анализ особенности этапов проектирования логических схем Задачу проектирования топологии объектов наноинженерии мож но считать одной из задач комбинаторного планирования. В дан ном разделе эта задача рассматривается применительно к СБИС с одной определенной точки зрения, а именно: каким образом це левые функции и ограничивающие их условия связаны с физиче ской структурой объекта наноинженерии и каковы способы раз мещения в этом объекте элементов топологии.

Этапу топологического проектирования предшествует логическое проектирование, которое в настоящее время реализуется с исполь зованием описания схем на языке VHDL. Для чего же нужен VHDL? Вопрос, действительно, имеет место в нашей жизни. Было бы трудно проектировать любую цифровую систему без понимания таких конструктивных базовых блоков, как микросхемы и тригге ры. Большинство логических цепей, основанных на схемах и триг герах, традиционно разрабатывались с использованием Булевых уравнений. Для оптимизации этой методики было создано много методов, включая минимизацию уравнений для более эффективно го использования схем и триггеров.

Метод проектирования на основе Булевых уравнений требует написания одного уравнения для каждого входа триггера и блоков схемы. Это делает Булевы уравнения непрактичными для больших проектов, содержащих сотни триггеров, так как это может привес ти к даже большему числу логических уравнений. Теоретически любая система может быть представлена Булевыми уравнениями.

Однако было бы непрактично иметь дело с тысячами логических уравнений, которые могут требовать сегодняшние проекты.

Основные методы схемного проектирования расширяют воз можности Булевых уравнений, используя в дополнение к схемам и триггерам некоторые дополнительные цепи. Так как эти цепи могут быть составлены из схем и триггеров и других цепей, то они допускают вхождение в иерархические проекты, которые могут размещать большее число компонент с меньшим количеством уси лий, чем требовалось бы в методе Булевых уравнений. Большинст во разработчиков предпочитает графическое представление проек 14 Автоматизированное проектирование наносистем та, потому что оно показывает более ясно связи между различны ми блоками проекта.

Такие описания проекта могут быть автоматически преобразо ваны в код HDL, который может быть выполнен инструменталь ными средствами синтеза.

Для начальных стадий логического проектирования интеграль ных схем часто используются возможности реализации логических функций средствами программируемых логических интегральных схем (ПЛИС). Они представляют одно из самых интересных и бы стро развивающихся направлений современной цифровой элек троники. За последнее десятилетие наблюдался бурный рост рын ка этих устройств и существенное улучшение характеристик. Про гнозы в этой области на ближайшее время представляются самыми оптимистичными.

С появлением ПЛИС проектирование цифровых схем перестало быть уделом исключительно крупных предприятий с объемами выпуска в десятки и сотни тысяч кристаллов. Проектирование и выпуск небольшой партии уникальных цифровых устройств стал возможен в условиях подразделений промышленных предприятий, исследовательских и учебных лабораториях, и даже в условиях домашних радиолюбительских рабочих мест. Промышленно выпус каемые «заготовки» программируемых микросхем с электрическим программированием и автоматизированным процессом перевода схемы пользователя в последовательность импульсов программи рования делают проектирование новых цифровых устройств срав нимым с разработкой программного обеспечения.

В настоящее время ведущими мировыми производителями ПЛИС являются фирмы Xilinx и Altera. Каждая из них выпускает целый спектр продукции, включая ПЛИС с различной архитекту рой, флеш-ПЗУ для хранения конфигурации, САПР, средства про граммирования и отладки. Немаловажным является тот факт, что САПР минимальной конфигурации этих фирм распространяется бесплатно, а его возможности вполне достаточны для освоения данной технологии и разработки цифровых устройств начального и среднего уровня.

Можно заметить: несмотря на достаточно жесткую конкурент ную борьбу между этими ведущими производителями ПЛИС, вы пускаемая ими продукция имеет вполне паритетные технические и ценовые характеристики. Оба производителя постоянно разви вают архитектуру программируемых устройств, регулярно выпус Конспект лекций кают новые серии ПЛИС с улучшенными характеристиками, по стоянной тенденцией является снижение цен. Хотя в архитектурах выпускаемых устройств имеются некоторые отличия, на практике оказывается, что преимущественная ориентация на продукцию од ной из этих фирм не приносит существенной выгоды в техниче ском плане. При выборе той или иной фирмы имеет смысл ориен тироваться скорее на удобство САПР, доступность элементной ба зы, методических материалов и технической поддержки.

Сертификация проекта Создание модели операционной среды Функциональное планирование системы Определение сценариев работы Функциональная спецификация Создание исполняемой модели Разработка алгоритмов Функциональное моделирование Исследование проекта Разделение проекта Анализ архитектур Анализ требуемых ресурсов, производительности и др.

Уточнение спецификации Организация памяти Интерфейсы Схемы арбитража Описание на системном уровне Процессоры DSP, ASIC, ПЛИС Память Периферия Рис. 1.1. Современный маршрут проектирования ПЛИС 16 Автоматизированное проектирование наносистем Маршрут проектирование ПЛИС в последнее время претерпел существенные изменения (рис. 1.1). Если предыдущее поколение САПР ориентировалось преимущественно на графический ввод принципиальной схемы, то текущие версии САПР Xilinx предос тавляют богатые возможности к описанию проекта пользователя на так называемых языках описания аппаратуры (Hardware Description Languages, HDL).

Эти языки приближены к обычным алгоритмическим языкам программирования и делают возможным быстрое освоение техно логии проектирования ПЛИС разработчикам с разным уровнем начальной подготовки. Скорость трансляции проектов и эффек тивность алгоритмов синтеза конфигурации ПЛИС постоянно по вышаются, делая доступным разработку устройств объемом не сколько миллионов логических вентилей на обычной рабочей станции на базе PC. Кроме того, доступны разработки надстроек над САПР производителей ПЛИС, автоматически генерирующие HDL-описание проекта на базе высокоуровневого описания. Среди них представляет интерес серия продуктов фирмы Celoxica, разра ботавшей язык описания аппаратуры Handel-C. Синтаксис этого языка максимально приближен к языку программирования Си, что еще больше облегчает освоение ПЛИС разработчикам, имеющим навыки программирования.

В настоящее время техническая литература, посвященная про ектированию ПЛИС, представлена недостаточным числом изда ний. Кроме того, справочные и технические материалы, посвя щенные этой проблеме, должны охватывать два раздела: создание проектов с помощью графического или HDL-описания (включая описание работы с САПР) и характеристики существующих ПЛИС, порядок их подключения, программирования и т. д. По мнению авторов, в настоящее время весьма актуальны издания, где описы вался бы сквозной процесс проектирования цифровых устройств – от выбора элементной базы и средств проектирования и загрузки до методов проектирования цифровых узлов применительно к кон кретным логическим микросхемам.

Справочная информация о ПЛИС Xilinx находится на офици альном сайте фирмы www.xilinx.com. Там же можно ознако миться с рекомендациями по разработке и основным техниче ским решениям. На сайте имеется большое количество приме ров проектов с исходными текстами на HDL, доступен заказ отладочных плат.

Конспект лекций В настоящее время официальным поставщиком продукции Xilinx в России является InlineGroup. На www.xilinx.ru или www.plis.ru можно ознакомиться с новостями, ценами и событиями, относя щимися с продукции Xilinx в России. Большое внимание уделяется справочным и методическим материалам, технической поддержке.

Компания распространяет также отладочные платы и средства про граммирования и отладки.

Активно действующий сетевой форум, посвященный разработ ке устройств на базе ПЛИС, находится по адресу www.telesys.ru.

Язык описания VHDL является достаточно мощным средством абстрактного описания цифровых устройств, освобождающим раз работчика от необходимости комбинировать нужную ему схему из готовых библиотечных компонентов. Хотя все цифровые узлы, создаваемые в ПЛИС, теоретически могут быть реализованы с ис пользованием только встроенных триггеров и комбинаторной логи ки, очевидно, что построение многоразрядных устройств, счетчи ков со сложными условиями рестарта, конечных автоматов и т. п.

очень сложно произвести по классической методологии графиче ского описания создаваемой схемы. В данном случае применение языков описания (HDL – Hardware Description Languages) позво ляет описать поведение создаваемого устройства в наиболее об щем, алгоритмическом виде, что существенно облегчает анализ работы такого устройства, его модификацию, отладку и сопровож дение. Кроме того, алгоритмическое описание позволяет абстраги роваться от конкретной серии ПЛИС и библиотеки, поскольку од но и то же HDL-описание может быть легко оттранслировано в ка честве составной части различных проектов.

Систематически изложить все стороны разработки цифровых устройств на VHDL вряд ли представляется возможным. Кроме то го, перегруженность книги информацией справочного характера вряд ли окажется полезной инженеру, работающему с ПЛИС, по требности которого на начальном этапе освоения данной техноло гии скорее всего будут ограничены реализацией цифровых узлов начального уровня с постепенным усложнением решаемых задач.

Поэтому вместо энциклопедичного перечисления синтаксических конструкций в данной книге сделан упор на последовательное введение читателя в практическое использование VHDL в САПР ПЛИС. Знание основ использования этого языка и владение прак тическими приемами работы позволит впоследствии самостоя тельно изучать справочные данные. Немаловажным является и то, 18 Автоматизированное проектирование наносистем что квалифицированный разработчик, как правило, самостоятель но создает пакет технических решений, которым и пользуется на практике, а также вырабатывает собственный стиль проектирова ния. Ввиду этого чрезмерно подробное изложение материала вряд ли целесообразно.

При создании учебных примеров будет подразумеваться ис пользование пакета проектирования ISE или WebPack, которые имеют схожий интерфейс. В действительности особенности кон кретного пакета имеют значение только при создании шаблона HDL-описания.

В данном разделе будет рассмотрена реализация основных уз лов, используемых в цифровой схемотехнике, на VHDL. Для дос тижения большей наглядности и компактности примеров часть, относящаяся к подключению библиотек, будет опущена. При этом подразумевается, что приводимые тексты размещаются в разделе «behavioral» соответствующих определений. Более сложные приме ры, требующие подробного анализа, будут приведены полностью.

Логические элементы и дешифраторы Эти элементы относятся к базовым узлам, повсеместно исполь зующимся в цифровой схемотехнике. Они представляют собой асинхронные цифровые устройства, реализующие некоторую ло гическую функцию, описываемую соответствующим выражением.

Логические выражения представляются в VHDL с помощью сле дующих операторов: «AND» «OR» «XOR» «NOT» «=», «/=». Такой синтаксис соответствует общепринятому в языках программирова ния (за исключением «/=», обозначающего отношение «не равно»).

Можно отметить, что средства синтеза освобождают разработчи ка от необходимости вручную проводить оптимизацию схемотех нического решения на основе анализа таблиц истинности. Эта зада ча часто является актуальной при построении устройств комбина торной логики на базе дискретных компонентов, поскольку одной и той же таблице истинности обычно соответствует множество схе мотехнических реализаций. САПР избавляет разработчика от по добных рутинных операций. Более того, микросхемы программи руемой логики реализуют таблицу истинности в виде фрагментов памяти, поэтому логические элементы как таковые в них не присут ствуют. Благодаря этому четырехвходовый логический элемент займет одну таблицу истинности (LUT, Look-Up Table), вне зависи мости от того, какую именно логическую функцию он реализует.

Конспект лекций Самый простой способ задания элемента комбинаторной логи ки – использование оператора условного присваивания.

Пример. Способ задания элемента комбинаторной логики:

q = ‘1’ when a = ‘1 and b = ‘0’ else ‘0’;

Результат моделирования показан на рис. 1.2.

Рис. 1.2. Временная диаграмма работы элемента комбинаторной логики Более сложные условия могут быть заданы в конструкции пример использования которого приведен при with.. select, описании дешифратора для 7-сегментного индикатора.

Данные формы записи должны использоваться вне блока process, поскольку они описывают асинхронные элементы.

Если блок with.. select представляется разработчику удоб ным в смысле синтаксической записи, а логическое условие включает в себя отдельные сигналы, можно использовать следующий прием:

создание внутри компонента сигнала типа STD_LOGIC_VECTOR, от дельным разрядам которого будут присваиваться значения сигна лов типа STD_LOGIC. Таким способом будет сформирована пере менная, которая сможет выступать в качестве селектора.

В качестве примера рассмотрим формирование некоторого ус ловия на основе анализа сигналов a и b :

architecture Behavioral of example_selector is signal Selector : std_logic_vector (1 downto 0);

begin Selector(0) = a;

Selector(1) = b;

with Selector select q = ‘1’ when “00”, ‘1’ when “01”, ‘0’ when “10”, ‘1’ when “11”;

20 Автоматизированное проектирование наносистем Результат моделирования показан на рис. 1.3.

Рис. 1.3. Временная диаграмма работы элемента выбора по условию После ключевого слова architecture было записано объявле ние переменной Selector, в отдельные разряды которой асин хронно отображаются сигналы a и b. Такое объявление не приве дет к использованию дополнительных ресурсов ПЛИС, поскольку назначение сигналов носит исключительно описательный харак тер. В действительности при трансляции приведенного фрагмента будет сформирована такая же схема, как и в случае записи слож ного оператора условного присваивания с перечислением возмож ных комбинаций входных сигналов. Выигрыш от введения вспо могательного многоразрядного сигнала повышается при увеличе нии числа переменных, формирующих логическое условие.

Дешифратор (рис. 1.4) может рассматриваться как несколько отдельных логических элементов, выходы которых образуют мно горазрядный сигнал, рассматриваемый в совокупности отдельных образующих его логических линий.

D АND3B D АND3B D АND3B Е D А А АND Рис. 1.4. Дешифратор D2_4E из стандартной библиотеки ISE Конспект лекций Например, дешифратор D2_4E (см. рис. 1.4) из стандартной биб лиотеки ISE имеет следующую внутреннюю структуру: назначение дешифратора – установить сигнал логической единицы на одном из выходов D0–D3 в соответствии с двоичной комбинацией на входах A0, A1;

при этом вход E действует как вход глобального разрешения работы.

Триггеры и регистры Триггер (англ. Flip-Flop) представляет собой простейшее син хронное устройство, имеющее вход данных D, вход тактового сиг нала CLK и выход данных Q. По фронту тактового сигнала состоя ние входа данных D записывается в выход Q. Таким образом, триггер представляет собой простейшее устройство хранения од ного бита данных.

Простейшим способом избежать перезаписывания состояния триггера является снятие тактового сигнала. Например, можно вос пользоваться элементом «2И», на один из входов которого подает ся тактовый сигнал, а на второй – сигнал разрешения. Обозначим сигнал разрешения как CE (CLOCK ENABLE) и построим таблицу истинности для такого элемента (табл. 1.1).

Таблица 1. Т абл и ца ис т ин но ст и тр иг гер а CLK CE CLK_OUT 0 0 1 0 0 1 1 1 Из таблицы видно, что выходной сигнал CLK_OUT отсутствует при CE = 0, а при CE = 1 он повторяет состояние входа CLK. Та ким образом, управляя сигналом CE, можно обеспечить перезапи сывание состояния триггера только в необходимые моменты. Та кой подход полностью корректен с точки зрения функционального описания, однако приводит к появлению неудачного для ПЛИС схемотехнического решения – GATED CLOCK, дословно – такто вый сигнал, проходящий через логический вентиль (GATE). По скольку в ПЛИС логические функции реализуются с помощью LUT, которые вносят дополнительные задержки, может оказаться, что триггеры ПЛИС будут получать тактовые сигналы в разные 22 Автоматизированное проектирование наносистем моменты времени. Это может привести к труднообнаружимым ошибкам, особенно при конвейеризованной обработке данных и на личии обратных связей внутри проекта. Поэтому общей рекомен дацией является отказ от использования логических элементов для управления тактовым сигналом, поскольку каждый триггер ПЛИС уже имеет в своем составе специальный вход разрешения записи, который и называется CE.

Кроме того, в состав триггера могут быть включены входы сброса и установки, приводящие триггер в состояние логического нуля и логической единицы соответственно. Сброс и установка могут происходить как строго по фронту тактового сигнала (син хронно), так и в произвольный момент времени (сразу после появ ления соответствующего сигнала). Наименования сигналов сброса и установки триггеров, используемые в библиотеках графических обозначений САПР ISE, приведены в табл. 1.2.

Таблица 1. На им е но ва н ие с иг н ало в с бр о с а и ус та но в к и в С АПР I S E Установка 0 Синхронная Reset (R) Set (S) Асинхронная Clear (CLR) Preset (PRE) Необходимо иметь в виду, что логические ячейки ПЛИС Spartan обладают несколько ограниченными функциональными возможно стями. В частности, триггеры логических ячеек имеют только один вход сброса/установки, с помощью которого можно реализовать любую из этих функций, но не обе сразу. Практика показывает, что потребность в сложных триггерах, требующих введения разнооб разных входов сброса и установки, возникает не слишком часто, по этому такой подход для ПЛИС низкой стоимости вполне оправдан.

Объединение нескольких триггеров, имеющих общий тактовый вход, образует регистр (рис. 1.5) – устройство для хранения данных.

Пример. Обычный триггер:

process (clk) begin if clk’event and clk = ’1’ then q = d;

end if;

end process;

Результат моделирования показан на рис. 1.6.

Конспект лекций FD d q D Q C FD d D Q q C FD d q D Q C FD d D Q q ck C Рис. 1.5. Четырехразрядный параллельный регистр Рис. 1.6. Временная диаграмма работы обычного триггера Приведенный фрагмент описывает как триггер, так и регистр произвольной разрядности. Для получения регистра сигналы q и d должны быть описаны как STD_LOGIC_VECTOR (N downto 0);

Обратите внимание, что разрядности входного и выходного сигна лов должны совпадать.

24 Автоматизированное проектирование наносистем Для получения дополнительных свойств можно модифициро вать приведенный выше фрагмент. Далее приведен пример реали зации триггера с разрешением записи (входом CE). Вновь добав ленные строки выделены жирным шрифтом.

Пример. Модифицированный обычный триггер:

process (clk) begin if clk’event and clk = ’1’ then if ce = ‘1’ then q = d;

end if;

end if;

end process;

Результат моделирования показан на рис. 1.7.

Рис. 1.7. Временная диаграмма работы модифицированного обычного триггера Не следует добавлять дополнительные условия в выражении if clk’event and CLK=’1’ во избежание синтеза конструкции gated clock. Модифицируя этот текст далее, можно описать, например, триггер с входами асинхронного сброса и синхронной установки.

Пример. Реальный триггер:

process (clk, clear) begin if clear = ‘1’ then q = ‘0’;

elsif clk’event and clk = ’1’ then if set = ‘1’ then q = ‘1’;

elsif ce = ‘1’ then q = d;

end if;

end if;

end process;

Конспект лекций В этом примере использовано сложное условие, устанавливаю щее приоритет отдельных управляющих сигналов. Аналогично можно реализовать другие разновидности триггеров. Варианты реализации различных триггеров приведены в справочной системе ISE в разделе Flip-Flops.

Счетчики и делители частоты Счетчики содержат в своем составе регистр, хранящий состоя ние счетчика. По фронту тактовой частоты значение регистра уве личивается (или уменьшается), причем в соответствии с отдельно задаваемым условием регистр может быть переведен в некоторое начальное состояние. Введение несложных дополнений превраща ет счетчик в делитель частоты.

Поскольку счетчик создается путем каскадного соединения триггеров, он в общем случае может иметь те же вспомогательные сигналы управления – вход разрешения счета, синхронного и асин хронного сброса или установки. Специфическим для счетчика яв ляется вход направления счета (увеличение/уменьшение). Кроме того, отдельные разряды счетчика могут устанавливаться незави симо, что в конечном итоге может рассматриваться как начальная загрузка – запись в счетчик некоторой константы.

В качестве примера рассмотрим простейший вариант 8-разряд ного счетчика, в дальнейшем наращивая его функциональность.

В качестве собственного значения счетчика условимся использо вать сигнал ST (от state – состояние).

Пример. 8-разрядный счетчик:

Port (st : inout std_logic_vector (7 downto 0)...

process(clk) begin if clk’event and clk = ‘1’ then st = st + 1;

end if;

end process;

Результат моделирования показан на рис. 1.8.

Обратите внимание, что сигнал ST объявлен как INOUT, т. е. двунаправленный. Это требуется потому, что в выражении st = st + 1 этот сигнал присутствует и в левой, и в правой частях, т. е. требуется как считывание этого сигнала (IN), так и запись (OUT).

26 Автоматизированное проектирование наносистем Рис. 1.8. Временная диаграмма работы 8-разрядного счетчика Можно модифицировать представленный пример, введя в счет чик вход начальной загрузки. При этом загружаемое число будет подаваться на отдельный вход d, а сигнал управления загрузкой обозначим как LOAD.

Пример. 8-разрядный счетчик с загрузкой:

process(clk) begin if clk’event and clk = ‘1’ then if load = ‘1’ then st = d;

else st = st + 1;

end if;

end if;

end process;

Результат моделирования показан на рис. 1.9.

Делитель частоты может быть легко реализован на базе счетчи ка. Однако вместо многоразрядного сигнала state делитель частоты имеет единственный выход (обозначим его как q). Таким образом, сигнал state можно считать внутренним и объявить его после клю чевого слова architecture. Для реализации делителя необходимо задать коэффициент деления частоты. Далее можно представить, что при делении на N счетчик состояний должен последовательно принимать значения от 0 до N 1 и опять перейти к нулевому со стоянию. В момент достижения максимального значения может быть сформирован выходной сигнал, который будет появляться в N раз реже, чем фронт тактового сигнала.

Конспект лекций Рис. 1.9. Временная диаграмма работы 8-разрядного счетчика с загрузкой Пример. Делитель частоты на 5:

process(clk) begin if clk’event and clk = ‘1’ then if conv_integer(st) = 4 then st = conv_std_logic_vector(0, 3);

else st = st + 1;

end if;

end if;

end process;

q = ‘1’ when conv_integer(st) = 4 else ‘0’;

Результат моделирования приведен на рис. 1.10.

В приведенном примере увеличение значения счетчика произ водится только в том случае, если оно еще не достигло 4. В про тивном случае переменной st присваивается нулевое значение и цикл счета повторяется. Проверка равенства st четырем произво дится вне блока process, поскольку выходной сигнал в данном случае формируется асинхронно.

28 Автоматизированное проектирование наносистем Рис. 1.10. Временная диаграмма работы делителя частоты на Модифицируя условие формирования логической единицы на выходе, можно получить, например, делители с различной скваж ностью выходного сигнала (в приведенном примере логическая единица действует в течение только одного такта из пяти), а также сформировать дополнительные условия деления, продолжения счета и пр.

Мультиплексоры Существует два основных способа реализации мультиплексо ров: на базе комбинаторной логики и на базе буферов с тремя со стояниями. Варианты реализации мультиплексора на базе обоих подходов приведены в примере ниже. При этом подразумевается, что информационные входы обозначены как a и b, выход – как q, а управляющий сигнал – s.

Пример. Простой мультиплексор.

Логика:

q = a when s = ‘0’ else b;

Буферы с тремя состояниями:

q = a when s = ‘0’ else ‘Z’;

q = b when s = ‘1’ else ‘Z’;

Результат моделирования показан на рис. 1.11.

Из сравнения текстов видно, что для размещения в проекте бу фера с тремя состояниями необходимо явно указать сигнал с со стоянием z.

Конспект лекций Рис. 1.11. Временная диаграмма работы простого мультиплексора С помощью конструкции with.. select можно получить мультиплексоры с числом мультиплексируемых входов большим, чем 2, как было в приведенном примере.

Пример. Мультиплексор на 3 и более входов:

with conv_integer(s) select q = a when 0, b when 1, c when 2, d when others;

Результат моделирования показан на рис. 1.12.

Рис. 1.12. Временная диаграмма работы мультиплексора на 3 и более входов Данный пример описывает мультиплексор «4-в-1». Еще раз об ратите внимание, что вместо очевидного условия «3» в последнем варианте выбора было использовано выражение when others, ко торое требуется транслятору VHDL для завершения такой конст рукции.

30 Автоматизированное проектирование наносистем Мультиплексоры являются достаточно распространенным ти пом цифровых узлов. Особенности их применения в ПЛИС осно ваны на том, что для реализации многовходовых мультиплексоров требуется последовательное размещение логических ячеек. Таким образом, общая задержка распространения сигнала может сущест венно возрасти.

При реализации мультиплексоров с помощью буферов с тремя состояниями они соединяются параллельно независимо от числа мультиплексируемых линий. Однако задержка распространения сигнала в таких буферах оказывается больше, чем задержка на ло гической ячейке. Далее, логические ячейки современных FPGA имеют в своем составе дополнительные ресурсы, которые облег чают построение многовходовых мультиплексоров (вплоть до «8-в-1» в одном slice), поэтому актуальность использования буфе ров с тремя состояниями в мультиплексорах уменьшается. Тем не менее иногда бывает полезно рассмотреть такую возможность, особенно в случаях, когда мультиплексируемые линии представ ляют собой результаты работы устройств, выполняющих арифме тико-логические операции. В этом случае ресурсы ячеек, которые в общем случае предполагается использовать для реализации мультиплексора, оказываются уже занятыми, что требует привле чения дополнительных ячеек. В то же время выходные буферы с тремя состояниями, установленные на выходе ячеек, выполняю щих арифметико-логические операции, могут быть эффективно использованы для реализации выходного мультиплексора без при влечения дополнительных ресурсов.

Описанный эффект нельзя однозначно отнести к повсеместно проявляющимся. В каждом конкретном случае вопросы реализа ции мультиплексоров могут быть рассмотрены отдельно. Выбор того или иного решения может быть принят на основе анализа от четов синтеза, сделанного для отдельного проектируемого узла, включающего выходной мультиплексор и устройства формирова ния мультиплексируемых сигналов.

Постоянные запоминающие устройства – ПЗУ (ROM) Постоянные запоминающие устройства являются, по сути дела, устройствами комбинаторной логики, которые для каждого выхо да данных реализуют логическую функцию от адресного входа.

В соответствии с этим могут быть описаны так же, как и обычные декодеры или независимые блоки комбинаторной логики.

Конспект лекций В ISE есть возможность использования блочной памяти для реализации больших блоков ПЗУ. Установка соответствующих опций выполняется в свойствах процесса Synthesize на закладке HDL Options (пункт ROM Style). По умолчанию используется ав томатический выбор способа реализации ПЗУ. Такой дефицитный ресурс, как блочная память, желательно использовать только для реализации относительно крупных массивов данных, поэтому САПР выбирает способ реализации ПЗУ исходя из его размеров.

Оперативные запоминающие устройства – ОЗУ (RAM) Оперативные запоминающие устройства могут быть реализова ны в ПЛИС следующими способами:

1) на базе триггеров логических ячеек;

2) на базе распределенной памяти;

3) на базе блочной памяти.

Сравнительные характеристики перечисленных подходов при ведены в табл. 1.3.

Таблица 1. Ср а в н и те ль ны е хар ак те р ис т и к и пер е ч ис ле н ны х по д хо до в Распределенная Триггеры Блочная память память Высокое/ Быстродействие Максимальное Высокое Среднее Очень Маленький/ Объем памяти Большой маленький Средний Использование Триггеры логи- LUT логических Выделенные блоки ресурсов ческих ячеек ячеек 4 кбит/блок (Spartan2/2E, VirtexE) 1 бит/slice Организация 16 бит/LUT (macrocell) 18 кбит/блок (Spartan3, Virtex2/2Pro) CPLD Да – – FPGA Да Да Да Использование распределенной памяти существенно выгоднее, чем использование триггеров, уже потому, что на каждый триггер FPGA приходится один логический генератор, который для ПЛИС Xilinx может быть сконфигурирован как фрагмент распределенной памяти с организацией 161. Экономия ресурсов ПЛИС при этом очевидна. Подобное расширение функциональных возможностей 32 Автоматизированное проектирование наносистем логических ячеек отличает ПЛИС Xilinx по сравнению, например, с продукцией Altera, где реализация распределенной памяти в LUT невозможна. Для CPLD, не имеющих LUT, базирующихся на ста тической памяти, возможно использовать только триггеры макро ячеек (в целом CPLD не предназначены для организации сколько нибудь больших объемов памяти).

VHDL предоставляет достаточно простой путь описания памяти.

Пример. Реализации двупортовой памяти с организацией (невозможно моделировать память отдельно от устройства):

entity dpblockram is port (clk : in std_logic;

we : in std_logic;

a : in std_logic_vector(4 downto 0);

dpra : in std_logic_vector(4 downto 0);

di : in std_logic_vector(3 downto 0);

spo : out std_logic_vector(3 downto 0);

dpo : out std_logic_vector(3 downto 0));

end dpblockram;

architecture syn of dpblockram is type ram_type is array (31 downto 0) of std_logic_vector (3 downto 0);

signal RAM : ram_type;

signal read_a : std_logic_vector(4 downto 0);

signal read_dpra : std_logic_vector(4 downto 0);

begin process (clk) begin if (clk'event and clk = '1') then if (we = '1') then RAM(conv_integer(a)) = di;

end if;

read_a = a;

read_dpra = dpra;

end if;

end process;

spo = RAM(conv_integer(read_a));

dpo = RAM(conv_integer(read_dpra));

end syn;

Данный пример имеется в справочной системе ISE. Следует иметь в виду, что отход от рекомендуемых шаблонов приведет Конспект лекций к тому, что вместо блочной или распределенной памяти будут ис пользованы обычные регистры, что резко увеличит объем исполь зованных ресурсов. Результаты конкретного решения можно уз нать, выполнив трансляцию написанного модуля отдельно от всего проекта.

Выделенные блоки памяти можно использовать в их исходном виде в качестве ПЗУ, для чего необходимо выполнить предуста новку их ячеек. Кроме того, предустановка значений ячеек может оказаться необходимой и для ОЗУ (в этом случае ПЛИС стартует с заранее проинициализированными ячейками блочной памяти).

Информация о начальных значениях хранится в конфигурацион ном файле, и использование предварительной инициализации ни как не изменяет его объем (блочная память автоматически ини циализируется нулями, если разработчик не указал иного значения глобально для всего блока).

В версии 6.x появилась возможность задавать содержимое блочной памяти непосредственно в HDL-описании модуля. Ниже приведен фрагмент VHDL-описания блочной памяти, инициализи руемой из файла.

Пример. Реализации двупортовой памяти с организацией (невозможно моделировать память отдельно от устройства):

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

use std.textio.all;

entity raminitfile1 is port(clk : in std_logic;

we : in std_logic;

addr : in std_logic_vector(5 downto 0);

din : in std_logic_vector(15 downto 0);

dout : out std_logic_vector(15 downto 0));

end raminitfile1;

architecture arch of raminitfile1 is type RamType is array (0 to 63) of bit_vector(15 downto 0);

function InitRamFromFile (RamFileName : in string) return RamType is FILE RamFile : text is in RamFileName;

variable RamFileLine : line;

34 Автоматизированное проектирование наносистем variable RAM : RamType;

begin for I in RamType’range loop readline(RamFile, RamFileLine);

read (RamFileLine, RAM(I));

end loop;

return RAM;

end function;

signal RAM : RamType := InitRamFromFile(“raminitfile1.

data”);

begin process(clk) begin if clk’event and clk = ’1’ then if we = ‘1’ then RAM(conv_integer(addr)) = to_bitvector(din);

end if;

dout = to_stdlogicvector(RAM(conv_integer(addr)));

end if;

end process;

end arch;

Загружаемый текстовый файл должен содержать строки вида:

00001110, т. е. обычное текстовое представление двоичных данных.

1.1.3. ОСОБЕННОСТИ ЗАДАЧ ТОПОЛОГИЧЕСКОГО ПРОЕКТИРОВАНИЯ Переход от логической к геометрической информации. При проектировании цифровых СБИС искомую схему в общем случае получают, комбинируя абстрактные функциональные элементы, именуемые блоками, или модулями (вентили «И–НЕ» и «ИЛИ–НЕ», триггеры, сдвиговые регистры, ПЗУ и т. п.). Результаты проектиро вания на данном этапе представляют собой файл, в который обычно вносится информация о логической схеме СБИС, применяемых в ней блоках и характере их соединения между собой. Эти данные приво дятся в абстрактной форме или в форме логической информации.

Физические свойства применяемых в схеме устройств и геомет рические параметры блоков на этом этапе практически еще не оп ределены.


На следующем этапе производится определение не только фор мы, размеров и внутренней структуры блоков, но и их расположе ния, а также трассировка соединяющих их проводников.

Конспект лекций Таким образом, вопросы топологического проектирования, рас сматриваемые в данном разделе, и вопросы проверки СБИС как объекта наноинженерии, которые рассматриваются в заключи тельной части курса, сводятся к «переходу от логической к гео метрической информации».

«Графическая головоломка». Задачу проектирования тополо гии можно рассматривать как своего рода «графическую голово ломку». Действительно, при разработке топологии СБИС в облас ти прямоугольной формы размещают множество блоков (обычно также прямоугольной формы) и соединяют их электрическими проводниками так, чтобы выполнялись некоторые требования к электрическим связям, относящиеся к точкам, именуемым выво дами и расположенным на периферии каждого блока. Не следует забывать, что электрические проводники имеют определенную ширину и их следует располагать на определенном расстоянии друг от друга так, чтобы исключить взаимные влияния между со седними проводниками и ближайшими по отношению к ним бло ками. Таким образом, задача проектирования, например, тополо гии КМОП СБИС до определенной степени напоминает задачу проектирования и разводки печатных плат или проектирования топологии гибридных ИМС.

Скорость обработки информации и роль межсоединений. Во многих случаях межсоединения в КМОП СБИС имеют много слойную структуру, образованную металлическими проводниками и слоями поликремния. Причем последние служат только для пре дотвращения нежелательных пересечений между проводниками.

При увеличении длины участков, покрытых слоем поликремния, происходит ухудшение характеристик схемы. Заметим, что харак теристики схемы также ухудшаются при чрезмерном увеличении длины соединительных проводников. В настоящее время скорость обработки информации в кристалле СБИС нередко определяется не быстродействием ее основных элементов, а задержкой в пере даче сигналов по проводникам между ее отдельными блоками.

Краткие сведения о коэффициентах использования площади кри сталла отдельными компонентами схемы в современных КМОП СБИС (произвольная логика) приведены в табл. 1.4.

Узкие места процесса проектирования топологии СБИС.

Обратим внимание на то, что проектирование топологии требует гораздо больших экономических и временных затрат, чем это име ет место быть на любой другой стадии создания СБИС. Основное 36 Автоматизированное проектирование наносистем отличие этого этапа от прочих стадий проектирования, например моделирования логических функций, моделирования схемы и т. п., состоит в том, что результаты проектирования топологии с исполь зованием САПР все еще хуже результатов, достигаемых опытным топологом с использование «ручного» труда.

Таблица 1. Ко э ф ф и ци е н ты ис по ль з о ва н и я п ло ща д и кр ис та л ла СБ И С Коэффициент Наименование использования, % Блоки (в том числе внутренний монтаж) Соединения между блоками Шины питания и «земли» Периферийные элементы (контактные площадки и т. п.) Однако если ориентироваться исключительно на «ручное» про ектирование, то при этом приходится считаться с возрастанием числа ошибок в топологии, что при увеличении степени интегра ции СБИС делает такой подход просто нереальным. Говоря о зада чах топологического проектирования СБИС, необходимо указать на ту важную роль, которую играет метод проектирования тополо гии в диалоговом режиме, при котором функции тополога и функ ции ЭВМ надлежащим образом разделены.

1.2. СОСТАВ И НАЗНАЧЕНИЕ КОНСТРУКТОРСКО-ТЕХНОЛОГИЧЕСКОГО ДОКУМЕНТА «ПРАВИЛА ПРОЕКТИРОВАНИЯ»

1.2.1. НАЗНАЧЕНИЕ КОНСТРУКТОРСКО-ТЕХНОЛОГИЧЕСКОГО ДОКУМЕНТА «ПРАВИЛА ПРОЕКТИРОВАНИЯ»

Сокращение минимальных критических размеров элементов ИМС привело к существенному изменению как всех операций технологи ческого процесса, так и методик топологического проектирования, которые все больше стали ориентированы на производство. В наи большей мере это связано с тем, что, во-первых, темпы развития технологического оборудования для производства СБИС ниже темпов снижения минимальных размеров элементов в них. А во вторых, с тем, что достижение полупроводниковой индустрией суб-100-нм размеров элементов вынудило их производителей учи Конспект лекций тывать массу малоразмерных физических эффектов, которые накла дывают дополнительные топологические и другие ограничения.

Высокая сложность и стоимость технологического оборудова ния, необходимого для производства современных СБИС, создали ситуацию, в которой только очень крупные компании могут по зволить себе подобное производство. Остальные же разработчики СБИС вынуждены прибегать к заказной схеме работы, когда раз работанный проект СБИС передается на фабрику для производст ва партии. При подобном процессе создания СБИС ее разработчи ки имеют лишь некоторое отдаленное представление об особенно стях и ограничениях технологического процесса ее производства.

Однако основой для любого проектирования ее топологии являет ся технологический процесс, по которому она впоследствии долж на быть изготовлена.

Конструкторско-технологический документ, описывающий воз можности технологического процесса, называется «Правила про ектирования» или «Проектные нормы» и составляется совместно технологами и разработчиками СБИС. Данный документ переда ется разработчикам СБИС и используется ими при проектирова нии топологии микросхемы. Перед изготовлением комплекта шаб лонов топология такого проекта, предназначенного к реализации, обычно проходит процедуру DRC-верификации на соответствие переданным правилам на предприятии-изготовителе.

С другой стороны, процесс проектирования топологии стано вится все более автоматизированным и формализованным, так как количество элементов в современной СБИС исчисляется сотнями миллионов (по состоянию на 2009 г.).

Существующие системы автоматизированного проектирования топологии основаны на следующих особенностях конструкции и технологии производства СБИС:

все технологические процессы направлены на создание функ ционально подобных логических элементов;

СБИС представляет собой планарную послойную структуру, элементы которой создаются в результате формирования следующих друг за другом технологических слоев;

логическая структура СБИС формируется за счет коммута ции элементами BEOL (back-end-of-the-line, часть технологи ческого цикла формирования разводки СБИС – слои метал лизации, переходные окна между слоями металлизации) активных и пассивных элементов СБИС – FEOL (front-end 38 Автоматизированное проектирование наносистем of-the-line, часть технологического цикла формирования по лупроводниковых элементов). Полупроводниковые элемен ты в формировании логической структуры не участвуют;

принцип пропорциональной миниатюризации предполагает, что все элементы СБИС могут быть масштабно уменьшены или увеличены.

Именно эти особенности полупроводникового производства по ложили основу современному подходу к проектированию СБИС.

Их нарастающая сложность, как с точки зрения разработки, так и производства, привела к разделению всего процесса создания СБИС на две крупные группы задач: проектирование и производство.

В начале 70-х годов XX в. американский специалист Карвер Мид осознал, что необходимо отделить проектирование от произ водства и выделить автоматизацию проектирования электронной аппаратуры (Electronic Design Automation, EDA) в самостоятель ную дисциплину. В этом случае технологи могли бы сосредото чить свое внимание на самом технологическом процессе, т. е. на том, как разместить сотни миллионов транзисторов на кристалле, а разработчики – на том, как объединить эти транзисторы в логи ческие схемы. Его совместный с Линн Конвей труд вылился в напи сание книги «Introduction to VLSI Design» [10], которая стала бест селлером на Западе и учебником в более чем сотне западных уни верситетов, поскольку демистифицировала процесс проектирования топологии микросхем и была ориентирована на разработчиков, а не на технологов. Разработчику топологии СБИС теперь было доста точно только соблюдать ряд ограничений при проектировании то пологии (заданных технологами), которые гарантировали ее качест венное воспроизведение в технологическом процессе. Впоследствии эти ограничения были названы «Правилами проектирования».

Правила проектирования топологии СБИС и микросистем оп ределяют минимальные допустимые значения размеров, перекры тий, охватов и интервалов между графическими примитивами (объектами) различных топологических слоев, а также описывают правила примыкания графических примитивов, заполнения раз личных топологических слоев фигурами заполнения (для процесса химико-механической планаризации) и защиты от электростатиче ского разряда. Количество правил проектирования и их численные значения зависят и определяются технологическим процессом, для которого они разрабатываются. Правила проектирования – это ре зультат совместного труда технологов и разработчиков СБИС.

Конспект лекций Изменения технологического процесса любого рода (единиц оборудования, материалов и т. п.) могут повлечь за собой измене ние правил проектирования.

Правила проектирования КМОП СБИС можно условно разде лить на два типа:

1) правила проектирования, разработанные конкретным произ водителем СБИС;

2) масштабируемые правила проектирования (концепция Мида и Конвей);

Правила первого типа обладают следующими достоинствами.

Они разрабатываются конкретным производителем под конкрет ную технологию, что позволяет работать на параметрах, близких к ее предельным возможностям. Это дает возможность добиться минимальных размеров ячеек и тем самым максимально сократить площадь кристалла. Кроме того, данный подход позволяет обеспе чить лучший контроль функциональных параметров в аналоговых схемах. Его недостаток состоит в том, что разработанный по таким правилам проект СБИС может быть реализован только единствен ным производителем. Такие правила проектирования обычно тре буют большего количества топологических слоев, чем масштаби руемые правила проектирования, что влечет за собой увеличение количества и сложности правил проектирования. Поэтому данный подход целесообразен для серийного производства на конкретном предприятии-производителе.


Когда же ведется исследовательская работа, выпускаются эс кизные образцы СБИС небольшими партиями без привязки к кон кретному производителю, а также может появиться необходимость производства СБИС по различным технологиям (для сравнения), более правильным решением будет выбрать масштабируемые пра вила проектирования (так называемые методы формального про ектирования). В этих правилах значения всех параметров и разме ров задаются в абстрактных универсальных единицах, которые задаются для каждой технологии. Соответственно проект СБИС, разработанный по таким правилам проектирования, легко масшта бируется (изменяя ) и может быть легко преобразован под тех нологии с различными проектными нормами. Такой подход не по зволяет получить минимальные размеры топологических ячеек, так как масштабируемые правила проектирования всегда имеют менее строгие конструктивно-топологические ограничения, чтобы обеспечить возможность производства на различных полупровод 40 Автоматизированное проектирование наносистем никовых фабриках, т. е. правила проектирования заведомо разра ботаны с определенным технологическим запасом.

В данном разделе в учебных целях будут подробно рассмотрены правила проектирования цифровых субмикронных КМОП СБИС.

1.2.2. ОСНОВНЫЕ ТЕРМИНЫ, ИСПОЛЬЗУЕМЫЕ ПРИ ОПИСАНИИ КОНСТРУКТИВНО-ТОПОЛОГИЧЕСКИХ ОГРАНИЧЕНИЙ В данном разделе приведены определения некоторых понятий, используемых при описании конструктивно-топологических огра ничений.

Электрический размер – размер сформированной структуры, измеренный электрическим (косвенным) методом. Электрический размер поддерживается постоянным и контролируется на операци ях ТП. Его примерами могут служить эффективная длина канала и эффективная ширина шины металлизации.

Физический размер – размер произведенной структуры, изме ренный оптическим или другим методом, например сканирующим электронным микроскопом (прямой метод). Технологи могут из менять физические размеры для обеспечения стабильности элек трических. Примерами могут служить ширины поликремниевой или металлической шины.

Топологический слой – совокупность плоских геометрических объектов, идентифицируемых общим именем или номером. Топо логический слой применяется как единое целое в программах син теза, визуализации и передачи, экстракции схемных элементов, ве рификации проекта, а также при подготовке управляющей инфор мации для изготовления комплекта шаблонов ИС.

Проектные топологические слои – топологические слои, ис пользуемые при разработке проекта ИС, обеспечивающие возмож ность ее изготовления в определенном технологическом процессе.

На завершающей стадии проектирования ИС проектные слои пре образуются в масочные слои (для производства шаблонов) в соот ветствии с предполагаемой технологией производства.

Масочные слои – это слои, формируемые на основе проектных слоев и непосредственно связанные с операциями литографии тех нологического процесса изготовления ИС. Каждой операции лито графии маршрутного ТП, описанного в первой части правил про ектирования, соответствует конкретный масочный слой. Число масочных слоев может отличаться от числа проектных.

Конспект лекций Вспомогательные слои – проектные топологические слои, мас кирующие области ИС и предназначенные для проведения различ ных процедур, например LVS-процедуры, определения границ кристалла и ячеек и др.

Топологический элемент – отдельный геометрический объект (фигура), принадлежащий конкретному топологическому слою.

Тональность элемента топологии – понятие, характерное для топологических элементов в масочных слоях, которое определяет, будет ли данный элемент светлым или темным на шаблоне. На шаблоне на месте элемента светлой тональности пленка хрома вы травлена, и соответствующая область на пластине будет засвечена.

Элементу темной тональности на шаблоне соответствует хромовая пленка, не пропускающая свет.

Топологическая структура – селективно отобранный набор топологических элементов, полученный при пересечении двух или более проектных слоев.

Интегральная плотность заполнения топологического слоя – величина, вычисляемая как отношение суммы площадей фигур слоя к его общей площади.

Сетка – условное разбиение заданной площади на равные пря моугольные окна.

Шаг сетки – величина, равная стороне прямоугольного окна разбиения.

Локальная плотность заполнения – отношение суммы площа дей фигур, расположенных в заданном окне, к площади данного окна.

ХМП (химико-механическая планаризация) – технологический процесс, восстанавливающий планарность поверхности кремние вой пластины после изменяющих эту поверхность операций. Про цесс необходим для обеспечения качества литографических про цессов на последующих технологических операциях.

Правила топологического проектирования СБИС на n-канальных МОП-транзисторах, предложенные К. Мидом и Л. Конвей, кото рые используют приведенную здесь терминологию, подробно рас сматриваются в п. 1.5.

1.2.3. СОСТАВ КОНСТРУКТОРСКО-ТЕХНОЛОГИЧЕСКОГО ДОКУМЕНТА «ПРАВИЛА ПРОЕКТИРОВАНИЯ»

Рассмотрим типовое содержание документа «Правила проекти рования» для технологии с проектными нормами субмикронного диапазона. Условно его можно разделить на четыре части:

42 Автоматизированное проектирование наносистем 1. Вводная, в которой описываются общие положения, даются основные определения, а также оговаривается необходимое программное и аппаратное обеспечение, указываются основные технологические параметры физической структуры (тип под ложки, особенности ТП и т.п.), дается упрощенное описание маршрутного ТП.

2. Конструктивно-топологические ограничения. В данной час ти описывают основные и вспомогательные проектные тополо гические слои, масочные топологические слои, приводят верти кальную структуру в разрезе, получаемую в результате ТП (обычно на примере n- и p-канальных транзисторов), задают пространственно-геометрические соотношения, определяют обозначения топологических структур, а также конструктивные элементы (активные и пассивные приборы) и вспомогательные конструктивные элементы (контакты к карману, фигуры запол нения и т. п.). Также в этой части определяются такие ограни чения, как шаг сетки проектирования, разрешенные углы в топо логических элементах, шаг оценки плотности заполнения и т. п.

3. Правила выполнения топологических слоев и приборов ядра кристалла. Основная часть документа, в которой описываются конструктивно-топологические ограничения для всех тополо гических слоев, правила выполнения приборов и правила по плотности заполнения ядра кристалла.

4. Правила выполнения периферийных областей. Заключитель ная часть, в которой описываются правила выполнения контакт ных площадок, периферийного контура и т. д.

Также можно говорить о некоторой пятой (обязательной) части данного документа, которая обычно описана приложениями. В ней указываются справочные данные по параметрам МДП-транзисторов, диодов, сопротивлениям слоев, паразитным ёмкостям, а также SPICE-параметрам активных элементов.

Ниже приводится пример построения указанного выше доку мента.

1. Вводная часть Используемое аппаратное и программное обеспечение Аппаратное обеспечение определяется используемой САПР.

Программное обеспечение должно содержать необходимую операционную систему и прикладные программные средства. Тип Конспект лекций операционной системы (ОС) определяется видом используемой САПР. Например, для системы CADENCE могут быть использова ны ОС Solaris, Linux или Windows. Прикладное программное обес печение САПР должно содержать подсистемы синтеза топологии (графический редактор для ручного ввода и редактирования топо логии и/или программы автоматического синтеза) и подсистему для проведения процедур верификации на соответствие конструк тивно-топологическим ограничениям.

Упрощенное описание маршрутного ТП Для КМОП СБИС с субмикронными размерами элементов предпочтение отдается технологии с n-карманом. Базовый техно логический маршрут изготовления таких микросхем требует ис пользования самосовмещенного поликремниевого затвора для соз дания LDD-областей (слаболегированных, мелкозалегающих об ластей истока/стока, контактирующих с каналом, Lightly Doped Drain), формирования окисного пристеночного спейсера, импланта ции мышьяка (фосфора) для n-МОПТ или бора для p-МОПТ в контактные сток-истоковые области (CSD, Contact Source Drain).

Особое значение в современной КМОП-технологии имеет при стеночный спейсер, который выполняет роль самосовмещенной маски при имплантации ионов в контактные области стока-истока и при силицидизации этих областей в глубокосубмикронной тех нологии. Спейсер является элементом, определяющим последова тельное сопротивление МОПТ, короткоканальный эффект и эф фект горячих носителей.

КМОП-структура с индуцированными каналами формируется на слаболегированной подложке р-типа (рис. 1.13, a). Окислением через маску нитрида кремния Si3N4 (нитрид кремния не окисляет ся, поэтому окисел прорастает и вверх и вниз) получают раздели тельный слой SiO2 – толстый углубленный слой окисла (FOX, Field Oxide). Затем слой Si3N4 удаляют (рис. 1.13, б, в). Границы разделительных слоев образуют так называемые окна, опреде ляющие места расположения будущих транзисторов.

Следующая операция – легирование канала (рис. 1.13, г) – при меняется для корректировки порогового напряжения и снижения напряжения прокола. Далее формируют подзатворный оксид кремния (рис. 1.13, д) и наносят на него слой поликремния. В ито ге получают рисунок затворов и поликремниевых проводников.

Ионным легированием без дополнительной маски формируют мелкозалегающие и слаболегированные истоки и стоки (LDD-об 44 Автоматизированное проектирование наносистем ласти, n- и p-области) (рис.1.13, е). Наличие LDD-области дает возможность увеличить напряжение питания на 30% и уменьшить влияние «горячих» носителей.

Фоторезист Формирование маски из нитрида Промежуточный окисел n-well а р-type n-well Травление б р-type FOX FOX FOX Формирование n-well в изоляции (FOX) р-type Легирование канала FOX FOX FOX г n-well (корректировка p-doping Threshold voltage implant n-doping р-type порогового напряжения) Undoped polysilicon Формирование затворов FOX FOX FOX n-well д р-type Threshold voltage implant not shown Формирование FOX FOX FOX слаболегированных е n-implant областей (LDD-области) р-type p-implant + + n poly p poly Формирование спейсера FOX FOX FOX и имплантация глубоких ж сток/истоковых областей р-type silicide FOX FOX FOX Силицидация з NMOS р-type PMOS Рис. 1.13. Базовый технологический маршрут масштабируемой КМОП-технологии При создании областей истоков и стоков ранее сформирован ный затвор служит маской при внедрении доноров или акцепто ров. В результате происходит самосовмещение краев областей ис тока и стока с краями поликремниевого затвора. Самосовмещение Конспект лекций обеспечивает минимальные ёмкости затвор–исток, затвор–сток и вы сокое быстродействие транзистора.

Далее, при последующей имплантации, для создания контакт ных n+- и p+-областей (CSD-области) происходит совмещение с кра ем спейсера. Так как сопротивление поликремния весьма высокое, то вместо него для получения затворов и проводников иногда ис пользуют силициды тугоплавких металлов, имеющие на порядок меньшее сопротивление (2–4 Ом·см), или сами металлы (сопро тивление 0,1 Ом·см).

2. Конструктивно-топологические ограничения Определение проектных, вспомогательных и масочных слоев, используемых при проектировании топологии Для обеспечения взаимодействия фабрики-производителя и раз работчика необходимо установить общие обозначения, назначение и номера топологических слоев, в которых ведется проектирова ние СБИС. Это также важно, например, при разработке и передаче топологии проекта для изготовления комплекта шаблонов.

Итак, основные проектные топологические слои – это слои, в ко торых разработчик проектирует СБИС. Они не имеют привязки к конкретной технологии с точки зрения тональности элементов.

Можно сказать, что проектные слои вообще не имеют тональности (в технологическом понимании смысла этого слова). Иными сло вами, все топологические элементы имеют требуемую форму и раз меры, но не учитывают, например, тип используемого резиста (по зитивный или негативный). В табл. 1.5 приведен пример опреде ления некоторого ряда основных проектных топологических слоев для КМОП-технологии с одним слоем поликремния и тремя уров нями металлизации.

Как уже было сказано ранее, вспомогательные проектные слои используются в различных служебных процедурах, сопровож дающих процесс разработки и верификации проекта СБИС. Та кими процедурами могут быть различные проверки (LVS, DRC), процедуры введения в кристалл СБИС фигур заполнения для обеспечения требуемой плотности заполнения и т. п. В табл. 1. приведен пример определения некоторых вспомогательных топо логических слоев.

Масочные слои получают из проектных топологических слоев путем преобразования по заданным для конкретной технологии правилам (булевы операции). Количество и назначение масочных 46 Автоматизированное проектирование наносистем слоев также определяется конкретной технологией. В табл. 1. приведен пример определения некоторых масочных топологиче ских слоев для технологии с одним слоем поликремния и тремя уровнями металлизации при условии использования позитивного резиста на всех операциях литографии.

Таблица 1. Пр и м ер о пр е де л е ни я о сно в ны х пр о ек т ны х то по ло г ич ес к и х с ло е в № слоя Правило Слой Назначение слоя в файле № САПР 1.1 COMP Определяет области размещения приборов Определяет области для формирования 1.2 NW n-карманов Определяет области затворов транзисторов 1.3 POLY и поликремниевых шин межсоединений 1.4 PP Определяет области имплантации P-типа 1.5 NP Определяет области имплантации N-типа Определяет области контактов первого уровня 1.6 CNT металлизации к ACTIVE и POLY Определяет области разводки первым уровнем 1.7 M1 металлизации Вырезы в широких шинах первого металла 1.8 M1H для предотвращения от разрывов при тепловых напряжениях 1.9 MR1 Дополнительный. Часть M1 Определяет области переходных контактов 1.10 V1 между M1 и M Определяет области разводки вторым уровнем 1.11 M2 металлизации Вырезы в широких шинах второго металла 1.12 M2H для предотвращения от разрывов при тепловых напряжениях 1.13 MR2 Дополнительный. Часть M2 Определяет области переходных контактов 1.14 V2 между M2 и M Определяет области разводки третьим уровнем 1.15 M3 металлизации Вырезы в широких шинах третьего металла 1.16 M3H для предотвращения от разрывов при тепловых напряжениях 1.17 MR3 Дополнительный. Часть M3 Определяет области окон в слое пассивации 1.18 PD для приварки выводов Конспект лекций Таблица 1. Пр и м ер о пр е де л е ни я вс по м о га те ль ны х то по ло г ич ес к и х с ло е в № слоя Правило Слой Назначение слоя в файле № САПР Маркирует диоды с целью их распознавания 2.1 diopnt при проведении процедуры экстракции Маркирует резисторы с целью их распозна 2.2 respnt вания при проведении процедуры экстракции Маркирует конденсаторы с целью их распоз 2.3 cappnt навания при проведении процедуры экстракции 2.4 PADpnt Определяет области контактных площадок 2.5 сellBoundary Определяет границы кристалла Определяет область кристалла, в которой за 2.6 nocheck прещено проведение DRC-процедуры 2.7 PRD Слой маркировки периферийного контура Маркирует область запрета размещения фигур 2.8 NG1 заполнения в слое МЕТ Маркирует область запрета размещения фигур 2.9 NG2 заполнения в слое МЕТ Маркирует область запрета размещения фигур 2.10 NG3 заполнения в слое МЕТ Маркирует область запрета размещения фигур 2.11 NG4 заполнения в слое МЕТ Маркирует область запрета размещения фигур 2.12 NGF заполнения во всех слоях Таблица 1. Пр и м ер о пр е де л е ни я м асоч ны х то по ло г и чес к и х с ло ев № слоя Тональность Операции преобразования Слой в файле элементов из проектных слоев САПР в слое COMPM Инверсия COMP 70 Т NWM Соответствует проектному слою 71 С PWM Инверсия NW 72 Т PLM Инверсия POLY 73 Т PPM Соответствует проектному слою 74 С NPM Соответствует проектному слою 75 С CNTM Соответствует проектному слою 76 С M1M = (M1 or MR1) and not M1H 77 Т V1M Соответствует проектному слою 78 С M2M = (M2 or MR2) and not M2H 79 Т V2M Соответствует проектному слою 80 С M3M = (M3 or MR3) and not M3H 81 Т PDM Соответствует проектному слою 82 С 48 Автоматизированное проектирование наносистем Масочные слои могут дополнительно анализироваться средст вами DFM (design for manufacturing, средства проектирования с учетом возможностей производства) с целью повышения техно логичности производства СБИС в целом. На последнем этапе про ектирования СБИС масочные слои компонуются на шаблоны в со ответствии с правилами размещения, требованиями по производи тельности литографических установок и т. п.

Схема расположения слоев в поперечном разрезе (вертикальная структура) Поперечный разрез (вертикальная структура) обычно представ ляется для n-канального и p-канального транзисторов, как типовых базовых элементов КМОП-технологии. На рис. 1.14 представлена вертикальная структура элементов для КМОП-технологии с одним уровнем поликремния и четырьмя уровнями металлизации и при менением мелкощелевой изоляции.

Вольфрамовая Вольфрамовая Вольфрамовая перемычка перемычка перемычка 3-го уровня 4-го уровня 2-го уровня Защитный слой MET Межслойная изоляция 4-го уровня MET Межслойная изоляция 3-го уровня MET Межслойная изоляция 2-го уровня MET Межслойная изоляция 1-го уровня POLY POLY Боковая n-сток n-исток p-сток p-исток Боковая Боковая изоляция изоляция изоляция n-карман p-карман p-подложка Вольфрамовая LDD перемычка 1-го уровня Силицид Подзатворный окисел титана Рис. 1.14. Вертикальный профиль СБИС В данном разделе также приводят справочные данные по ТП, т. е. толщины всех слоев с допусками, типы их проводимости и т. п.

В правилах проектирования для аналогово-цифровых технологий приводятся поперечные разрезы базовых аналоговых блоков.

Конспект лекций Используемые пространственно-геометрические соотношения Правила проектирования описывают ограничения, которые не обходимо соблюдать при проектировании топологии слоев СБИС.

Поэтому далее будут описаны некоторые пространственно-геомет рические соотношения, обычно используемые при описании ука занных ограничений:

1. Ширина фигуры (топологического элемента) А – расстояние между двумя внутренними противоположными (несмежными) сторонами фигуры А (рис. 1.15).

А В Ширина Расстояние Зазор Рис. 1.15. Ограничения топологических слоев 2. Расстояние от фигуры А до фигуры В – расстояние от внешней стороны фигуры А до ближайшей стороны фигуры В (рис. 1.15).

3. Зазор в фигуре В – расстояние между двумя внешними проти воположными (несмежными) сторонами фигуры В (рис. 1.15).

4. Охват фигуры В фигурой А – расстояние от внутренней стороны фигуры А до ближайшей внешней стороны фигуры В (рис. 1.16).

5. Примыкание (внешнее касание) фигур А и В – расстояние ме жду внешней стороной фигуры А и внешней стороной фигуры В, равное 0,0 мкм (рис. 1.17).

А А Примыкание В В Охват Рис. 1.16. Ограничение Рис. 1.17. Ограничение «Охват» «Примыкание»

50 Автоматизированное проектирование наносистем 6. Перекрытие фигур А и В – расстояние между внутренними сторонами фигур А и В, принадлежащих области их взаимного пересечения (фигура А пересечена фигурой В) (рис. 1.18).

А Перекрытие Область перекрытия Перекрытие В Рис. 1.18. Ограничение «Перекрытие»



Pages:   || 2 | 3 | 4 |
 





 
© 2013 www.libed.ru - «Бесплатная библиотека научно-практических конференций»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.