авторефераты диссертаций БЕСПЛАТНАЯ БИБЛИОТЕКА РОССИИ

КОНФЕРЕНЦИИ, КНИГИ, ПОСОБИЯ, НАУЧНЫЕ ИЗДАНИЯ

<< ГЛАВНАЯ
АГРОИНЖЕНЕРИЯ
АСТРОНОМИЯ
БЕЗОПАСНОСТЬ
БИОЛОГИЯ
ЗЕМЛЯ
ИНФОРМАТИКА
ИСКУССТВОВЕДЕНИЕ
ИСТОРИЯ
КУЛЬТУРОЛОГИЯ
МАШИНОСТРОЕНИЕ
МЕДИЦИНА
МЕТАЛЛУРГИЯ
МЕХАНИКА
ПЕДАГОГИКА
ПОЛИТИКА
ПРИБОРОСТРОЕНИЕ
ПРОДОВОЛЬСТВИЕ
ПСИХОЛОГИЯ
РАДИОТЕХНИКА
СЕЛЬСКОЕ ХОЗЯЙСТВО
СОЦИОЛОГИЯ
СТРОИТЕЛЬСТВО
ТЕХНИЧЕСКИЕ НАУКИ
ТРАНСПОРТ
ФАРМАЦЕВТИКА
ФИЗИКА
ФИЗИОЛОГИЯ
ФИЛОЛОГИЯ
ФИЛОСОФИЯ
ХИМИЯ
ЭКОНОМИКА
ЭЛЕКТРОТЕХНИКА
ЭНЕРГЕТИКА
ЮРИСПРУДЕНЦИЯ
ЯЗЫКОЗНАНИЕ
РАЗНОЕ
КОНТАКТЫ


Pages:     | 1 || 3 | 4 |

«УДК 338.48(075.8) ББК 681.3я73 У 91 ...»

-- [ Страница 2 ] --

Устройство управления определяет последовательность выборки команд из памяти, вырабатывает управляющие сигналы, координирует работу ЭВМ, обрабатывает сигналы прерывания программ, осуществляет защиту памяти, контролирует и диагностирует работу процессора.

ОЗУ составляет оперативную память ЭВМ, в которой хранится информация.

Информация из ОЗУ в виде команд программы и исходных операндов передается в АЛУ. Из процессора в ОЗУ передаются конечные и промежуточные результаты преобразования информации.

ВЗУ - внешняя память ЭВМ, в качестве которой используются накопители на различных физических носителях долговременного хранения информации с возможностью оперативной записи и считывания.

Информация в ЭВМ хранится в двоично-кодированном виде, в двоичной системе счисления. Двоичная система счисления позволяет сравнительно просто обеспечить технически выполнение вычислительных операций. Выполнение программы в ЭВМ — это последовательное осуществление в заданном порядке арифметических и логических операций над словами (кодами), действий по организации вычислительного процесса и оценки получающихся результатов.

Микро-ЭВМ и микроконтроллеры. С развитием микроэлектроники цена одноплатной ЭВМ с возможностями мини-компьютера резко упала, и вычислительные мощности стало возможно наращивать модулями. Микро-ЭВМ дали толчок совершенствованию управляющего оборудования, они заменяют аналоговые регуляторы даже в одноконтурных системах управления. Сконструированы иерархические системы управления с большим количеством микропроцессоров и спроектированы регуляторы специального назначения на базе микро-ЭВМ. В настоящее время во всём мире выпускается огромная номенклатура микро-ЭВМ, предназначенных для задач управления и являющихся, по существу, техническими средствами автоматизации. Однако необходимо всё же разделить множество таких управляющих микро-ЭВМ на две группы:

- микро-ЭВМ, наследующие архитектуру персональных компьютеров и совместимых с ними не только через интерфейсы, но и на уровне архитектуры и программного обеспечения;

- микроконтроллеры, которые берут своё начало от узкоспециализированных микропроцессорных платформ (PIC- контроллеров, процессоров цифровой обработки сигналов и др.).

Роль микро-ЭВМ в задачах автоматизации процессов повышается в связи с тем, что управление процессами требует не столько вычислений, сколько логической увязки разнообразной информации. В микро-ЭВМ значительно легче, чем в универсальных ЭВМ, осуществляется связь с измерительными и исполнительными органами управляемого процесса.

Литература 2,5, 2.3. Типовые элементы вычислительной техники: логические элементы, дешифраторы, шифраторы, преобразователи кодов, сумматоры, триггеры, программируемые логические интегральные схемы.

1. Логические элементы — устройства, предназначенные для обработки информации в цифровой форме (последовательности сигналов высокого — «1» и низкого — «0» уровней в двоичной логике, последовательность «0», «1» и «2» в троичной логике, последовательности «0», «1», «2», «3», «4», «5», «6», «7», «8» и «9» в десятичной логике).

Физически логические элементы могут быть выполнены механическими, электромеханическими (на электромагнитных реле), электронными (на диодах и транзисторах), пневматическими, гидравлическими, оптическими и др.

Логические элементы выполняют логическую функцию (операцию) над входными сигналами (операндами, данными).

Всего возможно логических функций и соответствующих им логических элементов, где — основание системы счисления, — число входов (аргументов), — число выходов, то есть бесконечное число логических элементов. Поэтому в данной статье рассматриваются только простейшие и важнейшие логические элементы.

Общие обозначения логических элементов:

Двоичные логические операции с цифровыми сигналами (битовые операции) Логические операции (булева функция) своё теоретическое обоснование получили в алгебре логики.

Логические операции с одним операндом называются унарными, с двумя — бинарными, с тремя — тернарными (триарными, тринарными) и т. д.

Из возможных унарных операций с унарным выходом интерес для реализации представляют операции отрицания и повторения, причём, операция отрицания имеет большую значимость, чем операция повторения, так как повторитель может быть собран из двух инверторов, а инвертор из повторителей не собрать.

Отрицание, НЕ Мнемоническое правило для отрицания звучит так: На выходе будет:

1 А -А «1» тогда и только тогда, когда на входе «0», 0 «0» тогда и только тогда, когда на входе «1»

Повторение, ДА Преобразование информации требует выполнения операций с группами А А знаков, простейшей из которых является группа из двух знаков. Оперирование 0 с большими группами всегда можно разбить на последовательные операции с 1 двумя знаками.

Конъюнкция (логическое умножение). Операция 2И. Функция min(A,B) Логический элемент, реализующий функцию конъюнкции, А В АВ называется схемой совпадения. Мнемоническое правило для конъюнкции 0 0 0 с любым количеством входов звучит так: На выходе будет:

«1» тогда и только тогда, когда на всех входах действуют «1», 1 0 «0» тогда и только тогда, когда хотя бы на одном входе действует 0 1 «0»

1 1 Дизъюнкция (логическое сложение). Операция 2ИЛИ. Функция max(A,B) Мнемоническое правило для дизъюнкции с любым количеством A B входов звучит так: На выходе будет:

0 0 0 «1» тогда и только тогда, когда хотя бы на одном входе 1 0 1 действует «1», 0 1 1 «0» тогда и только тогда, когда на всех входах действуют «0»

Инверсия функции конъюнкции. Операция 2И-НЕ (штрих 1 1 Шеффера) Мнемоническое правило для И-НЕ с любым количеством А В А/В входов звучит так: На выходе будет:

0 0 «1» тогда и только тогда, когда хотя бы на одном входе 0 1 1 действует «0», 1 0 1 «0» тогда и только тогда, когда на всех входах действуют «1»

Инверсия функции дизъюнкции. Операция 2ИЛИ-НЕ (стрелка 1 1 Пирса) Мнемоническое правило для ИЛИ-НЕ с любым количеством А В АВ входов звучит так: На выходе будет:

0 0 1 «1» тогда и только тогда, когда на всех входах действуют «0», «0» тогда и только тогда, когда хотя бы на одном входе 0 1 действует «1»

Эквивалентность (равнозначность), 2ИСКЛЮЧАЮЩЕЕ_ИЛИ 1 0 НЕ 1 1 Мнемоническое правило эквивалентности с любым количеством входов звучит так: На выходе будет:

АВ AВ «1» тогда и только тогда, когда на входе 0 0 1 действует четное количество, 0 1 0 «0» тогда и только тогда, когда на входе действует нечетное количество 1 0 1 1 Сложение по модулю 2 (2Исключающее_ИЛИ, неравнозначность).

Инверсия равнозначности.

Мнемоническое правило для суммы по модулю 2 с любым А В f(AB) количеством входов звучит так: На выходе будет:

000 «1» тогда и только тогда, когда на входе 011 действует нечётное количество, 101 «0» тогда и только тогда, когда на входе 110 действует чётное количество Импликация от A к B (прямая импликация, инверсия декремента, A=B) Мнемоническое правило для инверсии декремента звучит так: На А В АВ выходе будет:

0 0 «0» тогда и только тогда, когда на «B» меньше «А», 0 1 «1» тогда и только тогда, когда на «B» больше либо равно «А»

1 0 1 1 Импликация от B к A (обратная импликация, инверсия инкремента, A=B) Мнемоническое правило для инверсии инкремента звучит так:

А В ВА На выходе будет:

0 0 1 «0» тогда и только тогда, когда на «B» больше «А», «1» тогда и только тогда, когда на «B» меньше либо равно «А»

0 1 1 0 Декремент. Запрет импликации по B. Инверсия импликации от A 1 1 1 кB Мнемоническое правило для инверсии импликации от A к B А В f(АВ) звучит так: На выходе будет:

0 0 «1» тогда и только тогда, когда на «A» больше «B», 0 1 0 «0» тогда и только тогда, когда на «A» меньше либо равно «B»

1 0 1 Инкремент. Запрет импликации по A. Инверсия импликации от 1 1 0 BкA Мнемоническое правило для инверсии импликации от B к A А В f(АВ) звучит так: На выходе будет:

0 0 0 «1» тогда и только тогда, когда на «B» больше «A», 0 1 1 «0» тогда и только тогда, когда на «B» меньше либо равно «A»

1 0 2. Дешифратор (декодер) — комбинационное устройство, 1 1 преобразующее n-разрядный двоичный, троичный или k-ичный код в -ичный одноединичный код, где — основание системы счисления. Логический сигнал появляется на том выходе, порядковый номер которого соответствует двоичному, троичному или k-ичному коду.

Дешифраторы являются устройствами, выполняющими двоичные, троичные или k ичные логические функции (операции).

Двоичный дешифратор работает по следующему принципу: пусть дешифратор имеет N входов, на них подано двоичное слово, тогда на выходе будем иметь такой код, разрядности меньшей или равной, что разряд, номер которого равен входному слову, принимает значение единицы, все остальные разряды равны нулю. Очевидно, что максимально возможная разрядность выходного слова равна. Такой дешифратор называется полным. Если часть входных наборов не используется, то число выходов меньше, и дешифратор является неполным.

Функционирование одноединичного дешифратора описывается системой конъюнкций:

… Часто дешифраторы дополняются входом разрешения работы (Enable). Если на этот вход поступает единица, то дешифратор функционирует, в ином случае на выходе дешифратора вырабатывается логический ноль вне зависимости от входных сигналов.

Функционирование одноединичного дешифратора с дополнительным входом (Enable) описывается системой конъюнкций:

… Существуют дешифраторы с инверсными выходами, у такого дешифратора выбранный разряд показан нулём.

Одноединичные дешифраторы Бинарный двоичный одноединичный дешифратор Является объединением четырёх ( ) бинарных (двухоперандных, двухаргументных) двоичных логических функций:

x0 1 0 1 Название действия Номер x1 1 1 0 (функции) функции F0 0 0 0 1 Детектор 0 F2, F1 0 0 1 0 Детектор 1 F2, F2 0 1 0 0 Детектор 2 F2, F3 1 0 0 0 Детектор 3 F2, Тринарный двоичный одноединичный дешифратор Является объединением восьми ( ) тринарных (трёхоперандных, трёхаргументных) двоичных логических функций:

x0 1 0 1 0 1 0 1 x1 1 1 0 0 1 1 0 x2 1 1 1 1 0 0 0 0 Название действия (функции) Номер функции 0 0 0 0 0 0 0 1 Детектор 0 F3, F 0 0 0 0 0 0 1 0 Детектор 1 F3, F 0 0 0 0 0 1 0 0 Детектор 2 F3, F 0 0 0 0 1 0 0 0 Детектор 3 F3, F 0 0 0 1 0 0 0 0 Детектор 4 F3, F 0 0 1 0 0 0 0 0 Детектор 5 F3, F 0 1 0 0 0 0 0 0 Детектор 6 F3, F 1 0 0 0 0 0 0 0 Детектор 7 F3, F 3. Шифратор (кодер) - логическое устройство, выполняющее логическую функцию (операцию) — преобразование позиционного n-разрядного кода в m-разрядный двоичный, троичный или k-ичный код.

Двоичный шифратор выполняет логическую функцию преобразования унитарного n ичного однозначного кода в двоичный. При подаче сигнала на один из n входов (обязательно на один, не более) на выходе появляется двоичный код номера активного входа.

Если количество входов настолько велико, что в шифраторе используются все возможные комбинации сигналов на выходе, то такой шифратор называется полным, если не все, то неполным. Число входов и выходов в полном шифраторе связано соотношением:

где — число входов, — число выходных двоичных разрядов.

Троичный шифратор выполняет логическую функцию преобразования унарно n ичного однозначного (одноединичного или однонулевого) кода в троичный. При подаче сигнала («1» в одноединичном коде или «0» в однонулевом коде) на один из n входов на выходе появляется троичный код номера активного входа.

Число входов и выходов в полном троичном шифраторе связано соотношением:

, где — число входов, — число выходных троичных разрядов.

Число входов и выходов в полном k-ичном шифраторе связано соотношением:

, где — число входов, — число выходных k-ичных разрядов, — основание системы счисления.

Приоритетный шифратор отличается от шифратора наличием дополнительной логической схемы выделения активного уровня старшего входа для обеспечения условия работоспособности шифратора (только один уровень на входе активный). Уровни сигналов на остальных входах схемой игнорируются.

4. Преобразователи кодов Для формирования цифр и знаков на семисегментных и матричных индикаторах и запуска шкальных индикаторов используют различные преобразователи кодов, иногда неправильно называемые дешифраторами. Существуют также микросхемы для преобразования двоичного кода в двоично-десятичный, и наоборот.

Микросхема К155ПП5 - преобразователь двоично десятичного кода в код семисегментного индикатора (рис.

110), ее можно применять совместно с полупроводниковыми индикаторами с общим анодом, например АЛ305А или АЛС324Б. Для нормирования тока элементов индикатора между его катодами и выходами микросхемы следует включить ограничительные резисторы, сопротивление которых определяется в соответствии с рабочим током индикатора. Вход Е микросхемы может быть использован для гашения индикатора, которое происходит при подаче на этот вход лог. 1. Индикация осуществляется при лог. 0.

На рис. 111 приведено стандартное обозначение сегментов семисегментных индикаторов.

Микросхемы КМ155ИД8А, КМ155ИД8Б, КМ155ИД9 преобразователи двоично-десятичного кода 1-2-4-8 в коды работы индикаторов, состоящих из 27 отдельных светодиодов (ИД8, рис. 113) и из 20 светодиодов (ИД9, рис. 114).

Микросхемы имеют по четыре входа для подачи входного кода.

Число выходов микросхемы КМ155ИД8 составляет 18, микросхемы КМ155ИД9 - 13.

К каждому выходу микросхем должны быть подключены или один, или два последовательно включенных светодиода, соединенных с источником питания +5 В. На рис. 113 (б) и 114 (б) на элементах индикаторов указаны номера выводов микросхем, к которым должны быть подключены светодиоды индикаторов.

Микросхемы выполнены с «открытым» коллекторным выходом и содержат ограничительные резисторы двух номиналов - для выходов, стыкуемых с двумя последовательно включенными светодиодами, номинал ограничительного резистора меньше, что обеспечивает одинаковый ток через все светодиоды индикатора - 10 мА для микросхем КМ155ИД8А и КМ155ИД9 и 15 мА для КМ155ИД8Б.

Микросхема КМ155ИД может быть использована и с обычными полупроводниковыми семисегментными индикаторами с общим анодом аналогично К155ПП5 (рис. 115). В отличие от использования микросхемы К155ПП5 не требуются ограничительные резисторы и добавляется возможность индикации знака - и буквы Е.

Микросхема КМ155ИД - преобразователь двоичного кода в код управления светодиодной шкалой, формирующий светящийся столбик, число светящихся точек в котором равно числу, соответствующему входному коду (рис. 117).

Микросхема имеет три входа 1, 2, 4 для подачи входного кода, вход разрешения Е, вход переноса PI, восемь выходов для подключения светодиодной шкалы 0-7 и выход переноса Р. При подаче лог. 1 на вход PI и лог. 0 на вход Е лог. 1 появляется на том выходе микросхемы, номер которого соответствует десятичному эквиваленту кода на входах 1, 2, 4 и на всех выходах с меньшим номером, при этом на выходе Р -лог. 0. Если на вход PI подать лог. 0, на выходах 0- будет лог. 1, на выходе Р -лог. 0 независимо от сигналов на входах Е и 1,2,4. Если на входах PI и Е лог. 1, на выходах 0-7 лог. 0, на выходе Р - лог. 1.

Микросхема КМ155ИД12 - стробируемый дешифратор трехразрядного двоичного кода, подаваемого на входы 1-2-4, в позиционный (рис. 117). Лог. 1 появляется на том выходе микросхемы, номер которого соответствует десятичному эквиваленту входного кода, при этом на входе Е должен быть лог. 0. Если на вход Е подать лог. 1, на всех выходах будет лог.

0. К выходам этой микросхемы можно подключить светодиоды шкалы аналогично КМ155ИД11, в результате в шкале будет светиться один светодиод с номером, на единицу большим десятичного эквивалента входного кода.

Микросхема КМ155ИД13 имеет те же выводы, что и КМ155ИД11, но иную логику работы. Она обеспечивает построение шкал, в которых светятся одновременно два рядом расположенных светодиода -один с номером, на единицу большим десятичного эквивалента входного кода, и второй с номером, равным эквиваленту.

Микросхема К555ИД18 (рис. 120) - преобразователь двоично-десятичного кода 1-2-4 8 в сигналы управления семисегментным индикатором, имеет выходы с открытым коллектором и предназначена для управления полупроводниковыми индикаторами с общим анодом, которые подключаются к выходам микросхемы через ограничительные резисторы.

Особенность микросхемы - возможность гашения левых незначащих нулей при индикации многоразрядных чисел и возможность одновременного включения всех сегментов индикатора для контроля его исправности.

Для генерации знаков на 35-элементных индикаторах и дисплеях можно использовать микросхемы К155РЕ21, К155РЕ22, К155РЕ23, К155РЕ24: К155РЕ21 - для воспроизведения русских букв (за исключением ), К155РЕ22 -букв латинского алфавита, буквы и некоторых знаков, К155РЕ23 - цифр и различных знаков. Каждая из этих микросхем содержит основную часть необходимой информации, недостающая часть содержится в микросхеме К155РЕ24. Цоколевка всех четырех микросхем одинакова (рис. 122), в микросхеме К155РЕ24 вывод 9 не используется. Каждая микросхема содержит три входа выбора строки в матричном индикаторе В1, В2, В4, пять входов выбора индицируемого знака А1 - А16, два входа разрешения Е. Входы Е разрешают появление сигналов лог. 0 на выходах микросхемы лишь при подаче лог. 0 на оба входа Е.

При подаче на входы В1, В2, В4 кода номера строки на выходах 1,2, 3,4 микросхемы появляется лог.

0 для включения элементов индикатора данной строки.

Крайнему левому элементу строки соответствует сигнал на выходе 1, второму слева - на выходе 2 и т. д. Для крайнего правого элемента должна использоваться информация с одного из трех выходов микросхемы К155РЕ24. Выход 3 этой микросхемы дополняет информацию микросхемы К155РЕ21, выход 2 - микросхемы К155РЕ22, выход 1 - микросхемы К155РЕ23.

Микросхемы К155ПР6 и К155ПР7 (рис. 128) служат для преобразования двоично десятичного кода в двоичный (К155ПР6) и двоичного кода в двоично-десятичный (К155ПР7). Микросхемы являются постоянными запоминающими устройствами, программирование которых произведено на заводе-изготовителе. По функциональному назначению выводов указанные микросхемы идентичны микросхемам К155РЕЗ.

Микросхема К155ПР6 позволяет также преобразовать двоично-десятичный код чисел 0-9 в код дополнения до 9 и до 10. Сумма десятичных чисел, соответствующих входному и выходному кодам схемы, равна 9, а схемы – 10.

Микросхему К155ПР6 можно применять для преобразования данных, вводимых в двоично-десятичном коде, в двоичный, например для управления микросхемой К155ИЕ8 в синтезаторе частоты или для ввода двоично-десятичного кода в цифроаналоговый преобразователь, работающий, как правило, в двоичном коде.

Микросхема К155ПР7 может быть использована для преобразования в десятичный вид данных, полученных в двоичном коде, например с выхода аналогоцифрового преобразователя для индикации в десятичном виде.

5. Сумматор – логический операционный узел, выполняющий арифметическое сложение кодов двух чисел. При арифметическом сложении выполняются и другие дополнительные операции: учёт знаков чисел, выравнивание порядков слагаемых и тому подобное. Указанные операции выполняются в арифметическо логических устройствах (АЛУ) или процессорных элементах, ядром которых являются сумматоры.

Четвертьсумматор. Простейшим двоичным суммирующим элементом является четвертьсумматор. Происхождение названия этого элемента следует из того, что он имеет в два раза меньше выходов и в два раза меньше строк в таблице истинности по сравнению с полным двоичным одноразрядным сумматором. Наиболее известны для данной схемы названия: элемент “сумма по модулю 2” и элемент “исключающее ИЛИ”. Схема (рис. 1) имеет два входа а и b для двух слагаемых и один выход S для суммы. Работу её отражает таблица истинности 1 (табл. 1), а соответствующее уравнение имеет вид (1) Таблица abS Рис. 1 Данный элемент выпускается в виде интегральных схем (ИС) типа ЛП5 (серии 133, 155, 530, 531, 533, 555, 1531, 1533);

ЛП12 (555);

ЛП107 (100, 500, 1500);

ЛП2 (561, 564);

ЛП14 (1561) и т. п.

Реализуем четвертьсумматор в базисах И-НЕ, ИЛИ-НЕ и с использованием только одного инвертора, для чего преобразуем уравнение (1):

(2) (3) (4) Схемы, полученные по уравнениям (2)–(4), приведены на рис. 2.

Рис. Полусумматор (рис. 3) имеет два входа a и b для двух слагаемых и два выхода: S — сумма, P — перенос. Обозначением полусумматора служат буквы HS (half sum — полусумма). Работу его отражает таблица истинности 2 (табл. 2), а соответствующие уравнения имеют вид:

(5) Таблица abPS Рис. Из уравнений (5) следует, что для реализации полусумматора требуется один элемент “исключающее ИЛИ” и один двухвходовый вентиль И (рис. 3б).

Полный одноразрядный двоичный сумматор Он (рис. 4) имеет три входа: a, b — для двух слагаемых и p — для переноса из предыдущего (более младшего) разряда и два выхода: S — сумма, P — перенос в следующий (более старший) разряд. Обозначением полного двоичного сумматора служат буквы SM.

Работу его отражает таблица истинности 3 (табл. 3).

Таблица № наб. a b p P S 0 1 2 3 4 Рис. 5 6 7 Двоичный сумматор может быть определен тремя способами:

Табличным, в виде таблицы истинности;

Аналитическим, в виде формулы (СДНФ);

Графическим, в виде логической схемы.

Так как формулы и схемы могут преобразовываться, то, одной таблице истинности двоичного сумматора могут соответствовать множества различных формул и схем. Поэтому, табличный способ определения двоичного сумматора является основным.

x0=A 1 0 1 0 1 0 1 x1=B 1 1 0 0 1 1 0 x2=Pi-1 1 1 1 1 0 0 0 0 Название действия (функции) Номер функции 1 0 0 1 0 1 1 0 Бит суммы по модулю 2 F3, Si 1 1 1 0 1 0 0 0 Бит переноса F3, Pi СДНФ суммы по модулю 2:

СДНФ бита переноса:

Троичный сумматор. Троичный одноразрядный полный сумматор в троичной несимметричной системе счисления является неполной тринарной (трёхоперандной) троичной логической функцией. Два операнда — два слагаемых — полные, третий операнд — троичный разряд переноса — неполный и имеет только два значения 0 и 1 из трёх.

В несимметричной троичной системе счисления x0 2 1 0 2 1 0 2 1 0 2 1 0 2 1 0 2 1 0 слагаемое x1 2 2 2 1 1 1 0 0 0 2 2 2 1 1 1 0 0 0 слагаемое x2 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 Перенос из n-1 разряда S 2 1 0 1 0 2 0 2 1 1 0 2 0 2 1 2 1 0 МЗР суммы, сумма по модулю C 1 1 1 1 1 0 1 0 0 1 1 0 1 0 0 0 0 0 СЗР суммы, перенос в n+1 разряд Троичный полный тринарный одноразрядный сумматор, работающий в троичной симметричной системе счисления Фибоначчи, является полной тринарной троичной логической функцией с двухразрядным результатом.

В симметричной троичной системе счисления x0 1 0 7 1 0 7 1 0 7 1 0 7 1 0 7 1 0 7 1 0 7 1 0 7 1 0 7 слагаемое x1 1 1 1 0 0 0 7 7 7 1 1 1 0 0 0 7 7 7 1 1 1 0 0 0 7 7 7 Слагаемое Перенос из Номер x2 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 7 7 7 7 7 7 7 7 n-1 разряда функции F3, S 0 7 1 7 1 0 1 0 7 7 1 0 1 0 7 0 7 1 1 0 7 0 7 1 7 1 0 МЗР суммы СЗР суммы (трит F3, C110100000 100000007 переноса в n+1 разряд) "7" обозначает "-1" 6. Триггер (триггерная система) — класс электронных устройств, обладающих способностью длительно находиться в одном из двух устойчивых состояний и чередовать их под воздействием внешних сигналов. Каждое состояние триггера легко распознаётся по значению выходного напряжения. По характеру действия триггеры относятся к импульсным устройствам — их активные элементы (транзисторы, лампы) работают в ключевом режиме, а смена состояний длится очень короткое время.

Отличительной особенностью триггера как функционального устройства является свойство запоминания двоичной информации. Под памятью триггера подразумевают способность оставаться в одном из двух состояний и после прекращения действия переключающего сигнала. Приняв одно из состояний за «1», а другое за «0», можно считать, что триггер хранит (помнит) один разряд числа, записанного в двоичном коде.

D-триггер. или триггер задержки (от английского delay-задержка), при разрешающем сигнале на тактовом входе устанавливается в состояние, соответствующее потенциалу на входе D. Если обозначать выходной сигнал триггера буквой Q, то для D-тригтера можно написать следующее равенство: Qn=Dn-1. Индексы n и n-1 указывают на то, что выходной сигнал Q изменяется не сразу после изменения входного сигнала D, а только с приходом разрешающего тактового сигнала. Тактирование D-триггера может о существляться импульсом или фронтом. В тактируемом фронтом D-триггере изменение потенциала на входе D, синхронное с тактовыми импульсами, повторяется на выходе Q с задержкой на один период тактовых импульсов (отсюда и название-триггер задержки). На рисунке показаны: структурная схема, условное обозначение и временная диаграмма D-триггера.

D Qn+ n 0 1 а. б. в. г.

Рис. 1. D-триггер:

а- таблица истинности б - структурная схема;

в - условное обозначение г - временные диаграммы Он состоит из синхронного RS-триггера и инвертора. Благодаря инвертору невозможно запрещенное соотношение сигналов на входах S и R. Из временной диаграммы (рис. 1в) видно, что D-триггер осуществляет задержку установки Q на время, отделяющее момент из менения сигнала D от начала очередного тактового импульса, причем выходной сигнал Q сохраняется до прихода очередного тактового импульса.

Т-триггер, или счетный триггер, срабатывает только по соответствующему фронту на тактовом входе, т. е. Т-триггеры бывают только тактируемые фронтом. Кроме тактового входа, Т-триггер может иметь один управляющий вход - Т-вход. Сигнал на этом входе разрешает (если Т=1) или запрещает (если Т=0) срабатывание триггера от фронтов импульсов, приходящих на тактовый вход. Для такого триггера Qn= (QT+QT)n-1. Из этого уравнения следует, что при Т=1 соответствующий фронт сигнала на тактовом входе переводит триггер в противоположное состояние (из нуля в единицу и наоборот). Частота изменения потенциала на выходе Т-триггера в два раза меньше частоты импульсов на его тактовом входе (при Т=1). Это свойство Т-триггеров позволяет строить на их основе двоичные счетчики. Поэтому эти триггеры и называются счетными.

Если в Т-триггере отсутствует управляющий вход, то он срабатывает на каждый соответствующий перепад на тактовом входе, т.е. ведет себя как Т-триггер с управляющим входом при Т=1.

T Qn+ n 0 Qn Qn+ Рис. 2. T-триггер:

а-таблица истинности б - структурная схема в - условное обозначение г - временные диаграммы RS-триггер. Асинхронный триггер RS-типа рис. 3 имеет два информационных входа R и S. При S=1 (единичный вход) и R=0 (нулевой вход) на выходах триггера появляются сигналы: на прямом выходе Q=1, на инверсном Q=0. При S=0 и R=1 выходные сигналы триггера принимают противоположные состояния (Q=0, Q=1). Этот триггер не имеет тактового входа. При одновременном поступлении сигнала 1 на входы R и S выходные сигналы триггера не определены, поэтому в устройствах на основе RS-триггера необходимо исключать режим, при котором оба сигнала R и S равны единице.

Триггер RS используется как устройство памяти в других типах триггеров. Входы S и R названы по первым буквам английских слов set - установка и reset - сброс.

Функционирование RS-триггера определяется уравнениями Qn= (S+RQ)n-1 при RS=0.

Для триггера RS комбинация S=1 и R=1 является запрещенной. После такой комбинации управляющих сигналов состояние триггера будет неопределенным.

Существуют разновидности RS-триггера, носящие название Е-, R- и S-триггеров, для которых сочетание S=1 и R=1 не является запрещенным. Е-триггер при сочетании входных сигналов Se=1 и Re=1 не изменяет своего состояния (Qn=Qn-1). R- и S-триггеры при наличии единицы на обоих управляющих входах устанавливаются в нуль или единицу. Для Е-, S- и R триггеров справедливы следующие уравнения: Qn = (SeRe + SeQ +ReQ)n-1;

Qn = (Ss +RsQ)n-1, Qn= (SrRr+RrQ)n- Синхронный одноступенчатый RS-триггер рис. 2 отличается от асинхронного наличием С-входа для синхронизирующих тактовых импульсов. Синхронный триггер состоит из из асинхронного RS-триггера и двух логических элементов на его входе.

Рис. 3. RS-триггер:

а - структурная схема;

б - условное обозначение в - временные диаграммы Таблица истинности асинхронного RS-триггера.

Sn Rn Qn+ 0 0 Qn 0 1 1 0 1 1 X JK-триггер имеет также два управляющих входа J и K. Подобно RS-триггеру, в JK триггере J и K-это входы установки триггера в единицу и нуль. В отличие от RS-триггера в JK-триггере наличие двух единичных управляющих сигналов (J=K=1) приводит к переходу триггера в противоположное состояние, т. е. в данном случае JK-триггер работает как T триггер. JK-триггеры тактируются только перепадом потенциала на тактовом входе.

Находят применение также JK-триггеры, которые изменяют свои состояния под воздействием перепадов сигналов на входах J и K. Уравнение для JK-триггера выглядит следующим образом: Qn=( JQ + KQ )n-1. На рис.4 указаны основные принципы построения и обозначения JK-триггеров.

Рис. 4 Принципы построения (а, в, г) и обозначения (б, д) JK-триггеров.

Практические микросхемы триггеров обычно содержат различные вспомогательные входы. В качестве примера на рис. 4 д показана схема триггера К155ТВ1. Здесь кроме тактируемых входов J и K имеются также нетактируемые инверсные входы S и R. Для того чтобы упростить построение счетчиков, в этих триггерах предусмотрено по три входа J и К, объединенных посредством ячеек И (J=J1J2J3. K=K1K2K3).

7. Программируемая логическая интегральная схема (ПЛИС, англ. programmable logic device, PLD) — электронный компонент, используемый для создания цифровых интегральных схем. В отличие от обычных цифровых микросхем, логика работы ПЛИС не определяется при изготовлении, а задаётся посредством программирования (проектирования). Для программирования используются программаторы и отладочные среды, позволяющие задать желаемую структуру цифрового устройства в виде принципиальной электрической схемы или программы на специальных языках описания аппаратуры: Verilog, VHDL, AHDL и др.

Альтернативой ПЛИС являются: программируемые логические контроллеры (ПЛК), базовые матричные кристаллы (БМК), требующие заводского производственного процесса для программирования;

ASIC — специализированные заказные большие интегральные схемы (БИС), которые при мелкосерийном и единичном производстве существенно дороже;

специализированные компьютеры, процессоры (например, цифровой сигнальный процессор) или микроконтроллеры, которые из-за программного способа реализации алгоритмов в работе медленнее ПЛИС.

ПЛИС PAL (Programmable Array Logic). Программируемые логические интегральные схемы PAL Программируемые логические интегральные схемы наподобие ППЗУ. Однако, в отличие от последних, в данных схемах массив элементов И является программируемым, а массив ИЛИ - нет. Для примера рассмотрим простую PAL с тремя входами и тремя выходами.

ПЛИС GAL (Generic Array Logic) Программируемые логические интегральные схемы PAL Устройства PAL и PLA – однократно программируемые, их конфигурация не может быть изменена;

в отличие от них микросхемы GAL основаны на EEPROM и могут реконфигурироваться. Микросхемы GAL были изобретены Lattice Semiconductor.

Аналогичные устройства, PEEL (programmable electrically erasable logic), были предложены International CMOS Technology (ICT).

ПЛИС SPLD (Simple Programmable Logic Devices) В англоязычной литературе микросхемы PROM, PAL, PLA, GAL принято обобщать термином SPLD.

Программируемые логические интегральные схемы SPLD ПЛИС CPLD (Complex PLD).

Разновидность ПЛИС, содержащая относительно крупные программируемые логические блоки макроячейки (англ. macrocells), соединённые с внешними выводами и внутренними шинами.

Программируемые логические интегральные схемы CPLD Существенный прорыв в разработке ПЛИС произошел в 1984г., когда компания Altera предложила CPLD, применив сочетание CMOS и EPROM технологий.

Использование технологии CMOS позволило достичь значительной функциональной плотности и сложности при сравнительно небольшом потреблении энергии, а ячейки (англ.

cells) EPROM оказались идеальным средством для использования их при разработке и создании прототипов оборудования.

ПЛИС ASIC (Application Specific IC) Заказная интегральная схема для решения конкретной задачи. Микросхема способна выполнять ограниченный набор функций с высокой эффективностью. Является своего рода конкурентом ПЛИС. В русскоязычной терминологии - БМК – базовый матричный кристалл, т.е. вентильная матрица с масочным программированием. В англоязычной терминологии ASIC подразделяются на вентильные матрицы, структурированные ASIC, схемы на стандартных элементах и полностью заказные интегральные схемы.

ПЛИС FPGA (Field Programmable Gate Array) Программируемые логические интегральные схемы FPGA Разновидность ПЛИС, содержащая логические элементы и блоки коммутации. Программа для FPGA хранится в распределённой оперативной памяти микросхемы, поэтому требуется начальный загрузчик.

Примерно к 80-х годам 20 столетия на рынке цифровых микросхем сложилась ситуация, когда возникла ниша между наличием сложных и дорогих в производстве микросхем ASIC и PLD (SPLD и CPLD). Эта ниша заполнилась микросхемами FPGA.

Разработчиком FPGA является основатель компании Xilinx Росс Фримен - изобретатель концепции матричного кристалла программируемого пользователем (FPGA).

Развитие архитектур ПЛИС привело к созданию комбинированных структур сочетающих достоинства FPGA и CPLD – например, семейство FLEX (Flexible Logic Element Matrix) от Altera.

Программируемые логические интегральные схемы FPAA Традиционно схемы аналоговой обработки сигналов выполняются на дискретных компонентах. В ряде случаев аналоговая часть занимает значительную площадь печатной платы и требует сложной настройки. Решить проблему создания аналоговых устройств (иногда для определенной полосы частот спектра) позволяет использование программируемых аналоговых микросхем. На настоящий момент крупнейшим производителем таких микросхем является компания Anadigm.

ПЛИС FPID (Field Programmable Interconnect Device) Эти программируемые логические интегральные схемы содержат программируемые соединения и блоки ввода/вывода, но не содержат логических блоков. Они предназначены для произвольного соединения своих внешних выводов в соответствии с заложенной программой. При отработке прототипов и при создании динамически конфигурируемых систем такие микросхемы весьма полезны. Соединяя ПЛИС через FPIC можно легко варьировать их межсоединения, чего не обеспечивают технологии с жесткой трассировкой (печатные платы и др.).

ПЛИС SoC (System on Chip) Уменьшение топологических норм проектирования и ряд технологических усовершенствований довели уровень интеграции современных программируемых логических интегральных схем до величин в несколько миллионов эквивалентных вентилей, а быстродействие - до тактовых частот в сотни мегагерц. На таких кристаллах размещают целиком всю цифровую систему (процессор, память, интерфейсы, и др.).

Литература 1,3,5, 2.4. Интегральные микросхемы запоминающих устройств (ПЗУ, ОЗУ, ППЗУ).

Интегральные микросхемы запоминающих устройств (ПЗУ, ОЗУ, ППЗУ).

Сравнительная оценка характеристик ОЗУ, СОЗУ, ДОЗУ, ППЗУ.

1. Постоянное запоминающее устройство (ROM) — энергонезависимая память, используется для хранения массива неизменяемых данных.

Очень часто в различных применениях требуется хранение информации, которая не изменяется в процессе эксплуатации устройства. Это такая информация как программы в микроконтроллерах, начальные загрузчики (BIOS) в компьютерах, таблицы коэффициентов цифровых фильтров в сигнальных процессорах, DDC и DUC, таблицы синусов и косинусов в NCO иDDS. Практически всегда эта информация не требуется одновременно, поэтому простейшие устройства для запоминания постоянной информации (ПЗУ) можно построить на мультиплексорах. Иногда в переводной литературе постоянные запоминающие устройства называются ROM (read only memory - память доступная только для чтения).

В постоянную память часто записывают микропрограмму управления техническим устройством: телевизором, сотовым телефоном, различными контроллерами, или компьютером (BIOS).

BootROM — прошивка, такая, что если её записать в подходящую микросхему ПЗУ, и установить её в сетевую карту, то становится возможна загрузка операционной системы на компьютер с удалённого узла локальной сети. Для встроенных в ЭВМ сетевых плат, BootROM можно активировать через BIOS.

Классификация По типу исполнения:

• Микросхема ПЗУ;

• Один из внутренних ресурсов однокристальной микроЭВМ (микроконтроллера), как правило FlashROM.

• Компакт-диск;

• Перфокарта;

• Перфолента;

• Монтажные «1» и монтажные «0».

По разновидностям микросхем ПЗУ:

• ROM — масочное ПЗУ, изготавливается фабричным методом. В дальнейшем нет возможности изменить записанные данные.

• PROM — ПЗУ, однократно «прошиваемое» пользователем.

• EPROM — перепрограммируемое ПЗУ (ПППЗУ).

• EEPROM — электрически стираемое перепрограммируемое ПЗУ. Память такого типа может стираться и заполняться данными несколько десятков тысяч раз. Используется в твердотельных накопителях. Одной из разновидностей EEPROM является флеш-память (англ. Flash Memory ).

Флеш-память — разновидность твердотельной полупроводниковой энергонезависимой перезаписываемой памяти.

Она может быть прочитана сколько угодно раз, но писать в такую память можно лишь ограниченное число раз (максимально — около миллиона циклов).

NAND SSD — Накопители, построенные на использовании энергонезависимой памяти появились относительно недавно, но в связи с гораздо более низкой стоимостью начали уверенное завоевание рынка. До недавнего времени существенно уступали традиционным накопителям в чтении и записи, но компенсировали это (особенно при чтении) высокой скоростью поиска информации (сопоставимой со скоростью оперативной памяти). Сейчас уже выпускаются твердотельные накопители Flash со скоростью чтения и записи, сопоставимой с традиционными, и разработаны модели, существенно их превосходящие. Характеризуются относительно небольшими размерами и низким энергопотреблением. Уже практически полностью завоевали рынок ускорителей баз данных среднего уровня и начинают теснить традиционные диски в мобильных приложениях.

ПЗУ на магнитных доменах, например К1602РЦ5, имело сложное устройство • выборки и хранило довольно большой объём данных в виде намагниченных областей кристалла, при этом не имея движущихся частей. Обеспечивалось неограниченное количество циклов перезаписи.

По виду доступа:

С параллельным доступом • С последовательным доступом • По способу программирования микросхем (записи в них прошивки):

Непрограммируемые ПЗУ • ПЗУ, программируемые только с помощью специального устройства — • программатора ПЗУ (как однократно, так и многократно прошиваемые).

Внутрисхемно (пере)программируемые ПЗУ (ISP, in-system programming ) — • такие микросхемы имеют внутри генератор всех необходимых высоких напряжений, и могут быть перепрошиты без программатора и даже без выпайки из печатной платы, программным способом.

Очень часто в различных применениях требуется хранение информации, которая не изменяется в процессе эксплуатации устройства. Это такая информация как программы в микроконтроллерах, начальные загрузчики (BIOS) в компьютерах, таблицы коэффициентов цифровых фильтров в сигнальных процессорах, DDC и DUC, таблицы синусов и косинусов в NCO и DDS. Практически всегда эта информация не требуется одновременно, поэтому простейшие устройства для запоминания постоянной информации (ПЗУ) можно построить на мультиплексорах. Иногда в переводной литературе постоянные запоминающие устройства называются ROM (read only memory — память доступная только для чтения).

Схема такого постоянного запоминающего устройства (ПЗУ) приведена на рисунке 1.

Рисунок 1. Схема постоянного запоминающего устройства (ПЗУ), построенная на мультиплексоре.

В этой схеме построено постоянное запоминающее устройство на восемь одноразрядных ячеек. Запоминание конкретного бита в одноразрядную ячейку производится запайкой провода к источнику питания (запись единицы) или запайкой провода к корпусу (запись нуля). На принципиальных схемах такое устройство обозначается как показано на рисунке 2.

Рисунок 2. Обозначение постоянного запоминающего устройства на принципиальных схемах Для того, чтобы увеличить разрядность ячейки памяти ПЗУ эти микросхемы можно соединять параллельно (выходы и записанная информация естественно остаются независимыми). Схема параллельного соединения одноразрядных ПЗУ приведена на рисунке 3.

Рисунок 3. Схема многоразрядного ПЗУ (ROM) В реальных ПЗУ запись информации производится при помощи последней операции производства микросхемы — металлизации. Металлизация производится при помощи маски, поэтому такие ПЗУ получили название масочных ПЗУ. Еще одно отличие реальных микросхем от упрощенной модели, приведенной выше — это использование кроме мультиплексора еще и демультиплексора. Такое решение позволяет превратить одномерную запоминающую структуру в двухмерную и, тем самым, существенно сократить объем схемы дешифратора, необходимого для работы схемы ПЗУ. Эта ситуация иллюстрируется следующим рисунком:

Рисунок 4. Схема масочного постоянного запоминающего устройства (ROM).

Масочные ПЗУ изображаются на принципиальных схемах как показано на рисунке 5.

Адреса ячеек памяти в этой микросхеме подаются на выводы A0... A9. Микросхема выбирается сигналом CS. При помощи этого сигнала можно наращивать объем ПЗУ (пример использования сигнала CS приведён при обсуждении ОЗУ). Чтение микросхемы производится сигналом RD.

Рисунок 5. Условно-графическое обозначение масочного ПЗУ (ROM) на принципиальных схемах Программирование масочного ПЗУ производится на заводе изготовителе, что очень неудобно для мелких и средних серий производства, не говоря уже о стадии разработки устройства. Естественно, что для крупносерийного производства масочные ПЗУ являются самым дешевым видом ПЗУ, и поэтому широко применяются в настоящее время. Для мелких и средних серий производства радиоаппаратуры были разработаны микросхемы, которые можно программировать в специальных устройствах — программаторах. В этих ПЗУ постоянное соединение проводников в запоминающей матрице заменяется плавкими перемычками, изготовленными из поликристаллического кремния. При производстве ПЗУ изготавливаются все перемычки, что эквивалентно записи во все ячейки памяти ПЗУ логических единиц. В процессе программирования ПЗУ на выводы питания и выходы микросхемы подаётся повышенное питание. При этом, если на выход ПЗУ подаётся напряжение питания (логическая единица), то через перемычку ток протекать не будет и перемычка останется неповрежденной. Если же на выход ПЗУ подать низкий уровень напряжения (присоединить к корпусу), то через перемычку запоминающей матрицы будет протекать ток, который испарит ее и при последующем считывании информации из этой ячейки ПЗУ будет считываться логический ноль.

Такие микросхемы называются программируемыми ПЗУ (ППЗУ) или PROM и изображаются на принципиальных схемах как показано на рисунке 6. В качестве примера ППЗУ можно назвать микросхемы 155РЕ3, 556РТ4, 556РТ8 и другие.

Рисунок 6. Условно-графическое обозначение программируемого постоянного запоминающего устройства (PROM) на принципиальных схемах Программируемые ПЗУ оказались очень удобны при мелкосерийном и среднесерийном производстве. Однако при разработке радиоэлектронных устройств часто приходится менять записываемую в ПЗУ программу. ППЗУ при этом невозможно использовать повторно, поэтому раз записанное ПЗУ при ошибочной или промежуточной программе приходится выкидывать, что естественно повышает стоимость разработки аппаратуры. Для устранения этого недостатка был разработан еще один вид ПЗУ, который мог бы стираться и программироваться заново.

ПЗУ с ультрафиолетовым стиранием строится на основе запоминающей матрицы построенной на ячейках памяти, внутреннее устройство которой приведено на следующем рисунке:

Рисунок 7. Запоминающая ячейка ПЗУ с ультрафиолетовым и электрическим стиранием Ячейка представляет собой МОП транзистор, в котором затвор выполняется из поликристаллического кремния. Затем в процессе изготовления микросхемы этот затвор окисляется и в результате он будет окружен оксидом кремния — диэлектриком с прекрасными изолирующими свойствами. В описанной ячейке при полностью стертом ПЗУ, заряда в плавающем затворе нет, и поэтому транзистор ток не проводит. При программировании ПЗУ, на второй затвор, находящийся над плавающим затвором, подаётся высокое напряжение и в плавающий затвор за счет туннельного эффекта индуцируются заряды. После снятия программирующего напряжения индуцированный заряд остаётся на плавающем затворе, и, следовательно, транзистор остаётся в проводящем состоянии. Заряд на плавающем затворе подобной ячейки может храниться десятки лет.

Структурная схема описанного постоянного запоминающего устройства не отличается от описанного ранее масочного ПЗУ. Единственное отличие - вместо плавкой перемычки используется описанная выше ячейка. Такой вид ПЗУ называется репрограммируемыми постоянными запоминающими устройствами (РПЗУ) или EPROM. В РПЗУ стирание ранее записанной информации осуществляется ультрафиолетовым излучением. Для того, чтобы этот свет мог беспрепятственно проходить к полупроводниковому кристаллу, в корпус микросхемы ПЗУ встраивается окошко из кварцевого стекла.

При облучении микросхемы РПЗУ, изолирующие свойства оксида кремния теряются, накопленный заряд из плавающего затвора стекает в объем полупроводника, и транзистор запоминающей ячейки переходит в закрытое состояние. Время стирания микросхемы РПЗУ колеблется в пределах 10 - 30 минут.

Количество циклов записи-стирания микросхем EPROM находится в диапазоне от до 100 раз, после чего микросхема РПЗУ выходит из строя. Это связано с разрушающим воздействием ультрафиолетового излучения на оксид кремния. В качестве примера микросхем EPROM можно назвать микросхемы 573 серии российского производства, микросхемы серий 27сXXX зарубежного производства. В РПЗУ чаще всего хранятся программы BIOS универсальных компьютеров. РПЗУ изображаются на принципиальных схемах как показано на рисунке 8.

Рисунок 8. Условно-графическое обозначение РПЗУ (EPROM) на принципиальных схемах Так так корпуса с кварцевым окошком очень дороги, а также малое количество циклов записи-стирания привели к поиску способов стирания информации из РПЗУ электрическим способом. На этом пути встретилось много трудностей, которые к настоящему времени практически решены. Сейчас достаточно широко распространены микросхемы с электрическим стиранием информации. В качестве запоминающей ячейки в них используются такие же ячейки как и в РПЗУ, но они стираются электрическим потенциалом, поэтому количество циклов записи-стирания для этих микросхем достигает 1000000 раз. Время стирания ячейки памяти в таких ПЗУ уменьшается до 10 мс. Схема управления для электрически стираемых программируемых ПЗУ получилась сложная, поэтому наметилось два направления развития этих микросхем:

1. ЕСППЗУ (EEPROM) - электрически стираемое программируемое постоянное запоминающее устройство 2. FLASH-ПЗУ Электрически стираемые ППЗУ (EEPROM) дороже и меньше по объему, но зато позволяют перезаписывать каждую ячейку памяти отдельно. В результате эти микросхемы обладают максимальным количеством циклов записи-стирания. Область применения электрически стираемых ПЗУ Mdash;

хранение данных, которые не должны стираться при выключении питания. К таким микросхемам относятся отечественные микросхемы 573РР3, 558РР3 и зарубежные микросхемы EEPROM серии 28cXX. Электрически стираемые ПЗУ обозначаются на принципиальных схемах как показано на рисунке 9.

Рисунок 9. Условно-графическое обозначение электрически стираемого постоянного запоминающего устройства (EEPROM) В последнее время наметилась тенденция уменьшения габаритов ЭСППЗУ за счет уменьшения количества внешних выводов микросхем. Для этого адрес и данные передаются в микросхему и из микросхемы через последовательный порт. При этом используются два вида последовательных портов - SPI порт и I2C порт (микросхемы 93сXX и 24cXX серий соответственно). Зарубежной серии 24cXX соответствует отечественная серия микросхем 558РРX.

FLASH - ПЗУ отличаются от ЭСППЗУ тем, что стирание производится не каждой ячейки отдельно, а всей микросхемы в целом или блока запоминающей матрицы этой микросхемы, как это делалось в РПЗУ.

При обращении к постоянному запоминающему устройству сначала необходимо выставить адрес ячейки памяти на шине адреса, а затем произвести операцию чтения из микросхемы. Эта временная диаграмма приведена на рисунке 10.

Рисунок 10. Временные диаграммы сигналов чтения информации из ПЗУ На рисунке 10 стрелочками показана последовательность, в которой должны формироваться управляющие сигналы. На этом рисунке RD - это сигнал чтения, A - сигналы выбора адреса ячейки (так как отдельные биты в шине адреса могут принимать разные значения, то показаны пути перехода как в единичное, так и в нулевое состояние), D - выходная информация, считанная из выбранной ячейки ПЗУ.

2. Оперативная память (также оперативное запоминающее устройство, ОЗУ) — в информатике — память, часть системы памяти ЭВМ, в которую процессор может обратиться за одну операцию (jump, move и т. п.). Предназначена для временного хранения данных и команд, необходимых процессору для выполнения им операций. Оперативная память передаёт процессору данные непосредственно, либо через кэш-память. Каждая ячейка оперативной памяти имеет свой индивидуальный адрес.


В современных вычислительных устройствах, по типу исполнения различают два основных вида ОЗУ:

1. ОЗУ, собранное на триггерах, называемое статической памятью с произвольным доступом, или просто статической памятью - SRAM (Static RAM). Достоинство этой памяти скорость. Поскольку триггеры собраны на вентилях, а время задержки вентиля очень мало, то и переключение состояния триггера происходит очень быстро. Также данная память не лишена недостатоков. Во-первых, группа транзисторов, входящих в состав триггера обходится дороже, даже если они вытравляются миллионами на одной кремниевой подложке. Кроме того, группа транзисторов занимает гораздо больше места, поскольку между транзисторами, которые образуют триггер, должны быть вытравлены линии связи.

Эти соображения заставили изобретателей изобрести более экономичную память, как по стоимости, так и по компактности.

2. В более экономичной памяти для хранения разряда (бита) используют схему, состоящую из одного конденсатора и одного транзистора (в некоторых вариациях конденсаторов два). Такой вид памяти решает, во-первых, проблему дороговизны (один конденсатор и один транзистор дешевле нескольких транзисторов), а во-вторых, компактности (на том месте, где в SRAM размещается один триггер, то есть один бит, можно уместить восемь конденсаторов и транзисторов). Однако есть и свои минусы. Во-первых, память на основе конденсаторов работает медленнее, поскольку если в SRAM изменение напряжения на входе триггера сразу же приводит к изменению его состояния, то для того, чтобы установить в единицу бит на основе конденсатора, этот конденсатор нужно зарядить, а для того, чтобы бит установить в 0, соответственно, разрядить. А зарядка или разрядка конденсатора - гораздо более длительная операция, чем переключение триггера (в 10 и более раз), даже если конденсатор имеет весьма небольшие размеры. Есть и второй существенный минус - конденсаторы склонны к "стеканию" заряда, проще говоря, со временем конденсаторы разряжаются. Причем разряжаются они тем быстрее, чем меньше их емкость.

В связи с этим обстоятельством, дабы не потерять содержимое битов, эти конденсаторы необходимо регенерировать через определённый интервал времени, чтобы восстанавливать заряд. Регенерация, выполняется путем считывания заряда (считывание заряда с конденсатора выполняется через транзистор). Контроллер памяти периодически приостанавливает все операции с памятью для регенерации ее содержимого. Эта операция регенерация значительно снижает производительность ОЗУ. Память на конденсаторах получила название - динамическая память - DRAM (Dynamic RAM) за то, что разряды в ней хранятся не статически, а "стекают" динамически во времени.

Таким образом, DRAM значительно дешевле SRAM, ее плотность значительно выше, что позволяет на том же пространстве кремниевой подложки размещать больше битов, но при этом ее быстродействие очень низкое. SRAM, наоборот, является очень быстрой памятью, но зато и очень дорогой. В связи с чем обычную оперативную память строят на модулях DRAM, а SRAM используется при создании, например кэшей микропроцессоров всех уровней.

ОЗУ может изготавливаться как отдельный блок, или входить в конструкцию однокристальной ЭВМ или микроконтроллера.

3. Программируемое постоянное запоминающее устройство (ППЗУ) В наше время создание малых партий ПЗУ с нуля занимает много времени и обходится очень дорого. В первую очередь по этой причине была разработана разновидность ПЗУ, именуемая программируемым постоянным запоминающим устройством (programmable read-only memory, PROM, ППЗУ). Незапрограммированные ППЗУ можно купить, заплатив сравнительно небольшую сумму, и затем запрограммировать с помощью специального прибора, называемого программатором.

В ППЗУ есть сетка из столбцов и строк, так же, как и в обычных ПЗУ. Отличие состоит в том, что на каждом пересечении столбца и строки в чипе ППЗУ имеется соединяющая их плавкая перемычка. Если заряд из столбца попадает через перемычку ячейки на заземленную строку, будет обнаружено записанное в этой ячейке значение 1.

Поскольку во всех ячейках имеются перемычки, начальное состояние всех ячеек незаписанного чипа ППЗУ равно 1. Для изменения значения ячейки на 0, нужно с помощью программатора подать на эту ячейку ток определенной величины. Большой ток приводит к разрыву соединения между строкой и столбцом благодаря пережиганию перемычки. Этот процесс называют программированием ППЗУ.

ППЗУ можно программировать только один раз. Они менее стойкие, чем ПЗУ. Разряд статического электричества может легко пережечь перемычки в ППЗУ и поменять значения в ячейках с 1 на 0. Однако ППЗУ недороги и очень удобны для моделирования данных для ПЗУ перед началом дорогостоящего процесса производства ПЗУ.

Стираемое программируемое постоянное запоминающее устройство (СППЗУ) При работе с ПЗУ и ППЗУ многие чипы оказываются бракованными. Даже если стоимость одного чипа мала, затраты со временем могут возрастать. Чтобы избежать этих проблем, были разработаны стираемые программируемые постоянные запоминающие устройства (read-only memory, EPROM, СППЗУ). Информацию в СППЗУ можно многократно перезаписывать. Для стирания информации в СППЗУ требуется специальное устройство, генерирующее ультрафиолетовое излучение определенной частоты. СППЗУ программируют с помощью специального программатора, подающего на чип напряжение определенной величины, зависящее от типа СППЗУ.

В этом виде памяти также имеется сетка, образованная столбцами и строками. В СППЗУ каждая ячейка на пересечении столбца и строки содержит по два транзистора. Эти два транзистора отделены друг от друга тонким слоем оксида. Один из транзисторов называют плавающим затвором, а другой – управляющим затвором. Плавающий затвор связан со строкой (шиной слов) только через управляющий затвор. Пока эта связь имеется, ячейка имеет значение 1. Для смены значения на 0 нужно запустить необычный процесс, называемый туннелированием Фаулера - Нордхейма. Туннелирование используется для того, чтобы изменить расположение электронов в плавающем затворе. К плавающему затвору подают электрический заряд, как правило, напряжением от 10 до 13 вольт. Заряд поступает со столбца, или разрядной линии, на плавающий затвор и стекает на землю.

Этот заряд приводит к тому, что транзистор с плавающим затвором действует как инжектор электронов. Возбужденные электроны проталкиваются сквозь оксидный слой и захватываются на его противоположной стороне, добавляя ему отрицательный заряд. Эти отрицательно заряженные электроны играют роль барьера между управляющим и плавающим затворами. Специальное устройство, называемое cell sensor или сенсор ячейки, следит за уровнем заряда, проходящего через плавающий затвор. Если через затвор проходит более процентов заряда, он имеет значение 1. Если проходит менее 50 процентов заряда, значение меняется на 0. В незаписанном СППЗУ все затворы полностью открыты и каждая ячейка имеет значение 1.

Для перезаписи СППЗУ следует сначала стереть с него информацию. Для стирания нужно подать на это устройство энергию, достаточную для нейтрализации действия отрицательно заряженных электронов, блокирующих плавающий затвор. В стандартном СППЗУ это лучше всего делается ультрафиолетовым излучением с длиной волны 253,7 нм. Поскольку излучение с такой длиной волны не может проникать сквозь большинство видов пластиков и стекол, на каждом чипе СППЗУ имеется окошко из кварцевого стекла. Чтобы стирание производилось надлежащим образом, СППЗУ должно располагаться очень близко к источнику света стирающего устройства, не далее одного-двух дюймов.

Стирающее устройство не обладает селективным действием, процесс стирания охватывает весь кристалл СППЗУ. Для выполнения операции стирания СППЗУ вынимают из устройства, в котором оно работало, и на несколько минут помещают под ультрафиолетовое излучение стирающего устройства. Запоминающее устройство, слишком долго находившееся под действием ультрафиолетового излучения, подвергнется чрезмерному стиранию. В этой ситуации плавающие затворы СППЗУ заряжаются до такой степени, что полностью утрачивают способность удерживать электроны.

Литература 1, 2.5. Микропроцессорные средства обработки информации в системах управления.

При проектировании систем контроля, управления или вычислений на основе микропроцессора необходимо выяснить и описать функции, подлежащие выполнению в системе, а затем согласовать их с возможностями тех микропроцессоров, которые могут быть использованы в проектируемой системе.

Реальная электронная система на основе микропроцессора содержит значительное число функциональных устройств, одним из которых является микропроцессор. Все устройства системы имеют стандартный интерфейс и подключаются к единой информационной магистрали, как это показано на рис.1.

Микропроцессор в зависимости от требований, предъявляемых к системе, может быть устройством однокристальным или одноплатным, созданным на основе многокристального комплекта микропроцессорных БИС. В высокопроизводительных системах микропроцессор строится на основе биполярных микропроцессорных секций БИС.

Микропроцессор выполняет в системе функции центрального устройства управления и устройства арифметическо-логического преобразования данных. В качестве устройства управления он генерирует последовательности синхронизирующих и логических сигналов, которые определяют последовательности срабатывания всех логических устройств системы.

Микропроцессор задает и последовательно осуществляет микрооперации извлечения команд программы из памяти системы, их расшифровку и исполнение. Тип операций микропроцессора определяется кодом операции в команде. В соответствии с этими кодами микропроцессор выполняет арифметические, логические или иные операции над числами, представленными в двоичном или кодированном двоично-десятичном коде.


Числа, подвергающиеся операционным преобразованиям в арифметическо логическом блоке микропроцессора, называют операндами. Операнд может быть одним из исходных чисел, результатом, константой или некоторым параметром. Операция в микропроцессоре производится над одним или двумя операндами.

Память микропроцессорной системы физически реализуется на основе различных ЗУ.

Технико-экономическая целесообразность ведет к построению иерархической памяти на основе полупроводниковых постоянных и оперативных запоминающих устройств и магнитных внешних запоминающих устройств.

ИМ Д ОУ БСД БСИМ МУ ИК ИК МД МА УВыв УВв ИК ИК ИК ИК МП УВв ПЗУ УВыв ОЗУ Рис.1 Логическая структура микропроцессорной системы Полупроводниковые постоянные запоминающие устройства ПЗУ позволяют в процессе работы системы осуществлять только чтение заранее записанных данных. Имеют высокую скорость работы и энергонезависимы, т.е. сохраняют информацию при выключении питания.

Полупроводниковые оперативные запоминающие устройства ОЗУ работают в режимах оперативной (совпадающей с темпом работы микропроцессора) записи и чтения данных. Недостаток ОЗУ – их энергозависимость, т.е. потеря записанной информации при выключении питания.

Память системы адресуема, т.е. каждое слово записывается в ячейке памяти со своим уникальным адресом. Слово – совокупность двоичных единиц (бит) – двоичных разрядов, интерпретируемых как отдельное число или несколько смысловых групп двоичных разрядов.

Для получения числа из памяти или записи числа в память необходимо точно задать его адрес в памяти и осуществить операцию считывания данных из памяти.

Устройства ввода данных (УВв) – любые средства, предназначенные для передачи данных извне в регистры микропроцессора или в память (клавиатура пульта управления, ввод с перфолент и перфокарт, внешние запоминающие устройства на магнитных лентах, кассетах, дисках, дисплеи и т.д.).

Устройства вывода данных (УВвыв) – любые средства, способные воспринимать данные, передаваемые из регистров микропроцессора или ячеек памяти (дисплеи, печатающие устройства, внешние запоминающие устройства, пульт управления и т.д.).

Для подключения разнообразных устройств ввода или вывода данных (а также комбинированных устройств ввода-вывода) необходимо привести их все связи и сигналы к стандартному виду, т.е. провести согласование интерфейсов. Для этого используется специальный аппаратурный блок – информационный контроллер ИК, имеющий стандартный интерфейс со стороны подключения к информационной магистрали и нестандартный интерфейс со стороны устройств ввода-вывода, т.е. являющийся преобразователем интерфейсных сопряжений.

Микропроцессор МП, ОЗУ и ПЗУ вместе с УВвыв, предназначенными для операций с человеком или другой электронной системой, называется микро-ЭВМ. Микро-ЭВМ – это ЭВМ, центральная часть которой в составе процессора, ОЗУ, ПЗУ, информационного контроллера построена на основе БИС. Применение БИС в качестве основных элементных компонентов обеспечивают микро-ЭВМ такие преимущества перед другими типами ЭВМ, как компактность, надежность, малая материалоемкость, низкие мощность потребления и стоимость. Но магистральная структура микро-ЭВМ и скоростные ограничения микропроцессора определяют умеренные характеристики производительности микро-ЭВМ.

Это относится к микро-ЭВМ на основе микропроцессоров на одном или нескольких кристаллах. В микро-ЭВМ на основе биполярных микропроцессорных секций можно получить высокое быстродействие за счет реализации конвейерной обработки данных и скоростного высокоэффективного управления вычислительным процессом даже при магистральной структуре.

Микро-ЭВМ становится центральной частью электронной системы контроля, управления и вычислений, когда она вводится в контур управления некоторого объекта (процесса). Для сопряжения с микро-ЭВМ объект (процесс) должен быть оснащен датчиками состояния и исполнительными механизмами. Датчики выступают как источники вводимой для микро-ЭВМ информации, а исполнительные механизмы – как приемники выводимой информации. Для согласования интерфейсов подключение датчиков и исполнительных механизмов в системе осуществляется через блоки сопряжения датчиков и исполнительных механизмов.

В зависимости от особенностей объекта (процесса) и возможностей микропроцессора сложность каждого устройства или блока устанавливается на этапе проектирования. Части системы могут развиваться или вырождаться, но должен быть обеспечен общий принцип построения и работы всех электронных систем управления. Вследствие прямой зависимости между функциями программных и аппаратурных средств можно при построении электронной системы развивать либо аппаратуру, либо усложнять программное обеспечение.

Именно эти обстоятельства и определяют массовые возможности применения микропроцессорных систем управления практически во всех сферах.

Контроллер (блок местного управления) необходим для управления аппаратами ввода-вывода информации (АВВ). Он обеспечивает электромеханическое и логическое сопряжения информационного канала ЭВМ и частей АВВ, являющихся источниками или приемниками управляющей информации и данных, задает порядок следования, количество, электрические параметры, положение во времени и направление прохождения информации между информационными каналами и АВВ. Основная задача контроллера заключается в обеспечении условий отпирания и запирания одиночных вентилей или их групп, а также в запуске различного рода электрических двигателей, электромеханических переключателей, возбуждении соленоидов, приеме усиленных и сформированных разнообразных сигналов датчиков информации АВВ.

При любых вариантах функционального разбиения системы на части аппаратурные средства блока сопряжения с АВВ либо интегрируется со средствами БИС микропроцессора, либо выполняются отдельно в виде интерфейсной (интерфейсных) БИС.

Контроллер можно выполнить жестким соединением между группами вентилей, триггеров и т.д. как цифровой автомат на основе аппаратурной логики. Минимизация количества электронных элементов для корпусов интегральных схем, как правило, приводит к неупорядоченной электронной структуре, специализированной на конкретное использование только в данном устройстве. Изменение во временной диаграмме или введение новых сигналов в аппаратурном контроллере влекут за собой необходимость перепроектирования и переконструирования всего контроллера или его части.

Универсальные программируемые контроллеры реализуются в виде однокристальных БИС или на основе секций микропроцессорных комплектов БИС. В таких контроллерах разнообразные временные диаграммы сигналов и их последовательности порождаются не распределением регулярных сигналов тактовых генераторов путем проводных соединений, а преобразованием последовательностей команд (микрокоманд). Из-за гибкости программных и микропрограммных средств адаптации программируемого контроллера к конкретной области применения осуществляется за счет перепрограммирования, не затрагивающего аппаратурную реализацию контроллера или вызывающего только перезапись содержимого управляющих запоминающих устройств.

Технико-экономические параметры интегральных схем с высокой степенью интеграции элементов позволяют осуществлять управление АВВ информации ЭВМ посредством электронных структур, подобных структурам управляющих ЭВМ. При этом обеспечиваются: 1) функциональная гибкость за счет использования развитых систем команд и построения разнообразных сложных последовательностей сигналов на их основе с возможностью учета реакции системы на выдаваемые сигналы;

2) использование распределенных методов управления в иерархических управляющих системах, когда оптимизация процесса преобразования информации ведется на верхнем уровне управления, а непосредственное локальное управление осуществляется встроенным контроллером, воспринимающим и интерпретирующим как состояние АВВ, так и управляющие сигналы средств более высокого уровня управления;

3) простота специализации и модификации устройства управления АВВ.

Алгоритм управления определенным типом АВВ задается однозначно и в виде программы может быть записан в ПЗУ. Таким образом, программируемый контроллер в процессе работы многократно может выполнять одну и ту же программу, получая с более высокого уровня управления исходные данные и задания и функционируя автономно, независимо и параллельно с работой средств более высокого уровня.

МА МД МУ МП ОЗУ ПЗУ УПИ УПИ УС Рис.2 Логическая структура универсального программного контроллера ПУ АВВ Логическая структура универсального программируемого контроллера приведена на рис.2. Контроллер имеет магистральную структуру. Управление АВВ обеспечивают микропроцессор МП, микроконтроллер и микро-ЭВМ, выполненная на одном кристалле.

Если аппаратурных возможностей микропроцессора МП недостаточно, то к магистралям подключаются расширяющие ОЗУ и ПЗУ;

поле памяти этих устройств может управлять дополнительным контроллером. Однако в отличие от микро-ЭВМ в контроллере системные функции расширяющих ОЗУ и ПЗУ развиты очень слабо и поэтому для управления ими достаточно простейших аппаратурных средств, обычно закладываемых в кристаллы БИС ОЗУ и ПЗУ. Узлы программируемого интерфейса УПИ и узлы сопряжения УС с пультом управления ПУ и АВВ имеют модульную структуру, что позволяет наращивать их при усложнении АВВ и увеличении их числа. Контроллер работает по жестко заданной, заранее отработанной и введенной в него программе. Во время работы контроллера нет необходимости в его взаимодействии с человеком.

Узлы программируемого интерфейса УПИ дают возможность учесть специфику АВВ и осуществить переход от внутрисистемного интерфейса информационной магистрали к интерфейсу разнообразных АВВ. Специализация шин управления АВВ обеспечивается подачей сигналов при выполнении определенной последовательности команд МП;

их число зависит от числа узлов программируемого интерфейса УПИ.

СПУ АВВ АВВ АВВ ВЗУ ВЗУ ЦП Гр КУВВ КСПУ КУВВ Гр КВЗУ МА, МД, МУ КОЗУ КПЗУ КУВВ Гр КУВВ ОЗУ ПЗУ АВВ УВВ УВВ Рис.3 Обобщенная логическая структура микро-ЭВМ с микропроцессорными контроллерами На рис.3 приведена обобщенная логическая структура микро-ЭВМ, в которой в качестве всех управляющих блоков устройств ЭВМ используются программируемые контроллеры, например контроллер системного пульта управления КСПУ. Он применяется для работы с системным пультом управления СПУ. Все аппараты ввода-вывода управляются контроллерами устройств ввода-вывода КУВВ или групповыми контроллерами устройств ввода-вывода ГрКУВВ. Оперативное ОЗУ и постоянные запоминающие устройства ПЗУ управляются с помощью соответствующих контроллеров КОЗУ, КПЗУ. При такой организации ЭВМ центральный процессор ЦП обеспечивает программируемые контроллеры только управляющей информацией высокого уровня, детализируемой контроллером.

Поэтому количество управляющей информации на информационной магистрали системы резко уменьшается, что позволяет увеличить скорость передачи данных. По существу, в этой схеме приведена многопроцессорная вычислительная система, в которой в пределе контроллер имеет те же возможности, что и центральный процессор. Низкая стоимость и высокая надежность БИС позволяют для достижения желаемых параметров ввести распределенную обработку во всех подсистемах вычислительной системы, что определяет новые способы организации вычислительных процессов в системах с децентрализованными управлением и обработкой информации.

Для включения микропроцессора в любую микропроцессорную систему необходимо установить единые принципы и средства его сопряжения с остальными устройствами системы, т.е. унифицированный интерфейс.

Унифицированный интерфейс – совокупность правил, устанавливающих единые принципы взаимодействия устройств микропроцессорной системы. В состав интерфейса входят аппаратурные средства соединения устройств (разъем и связи), номенклатура и характер связей, программные средства, описывающие характер сигналов интерфейса и их временную диаграмму, а также описание электрофизических параметров сигналов.

Рис.4 Схема интерфейсных связей микропроцессора УВВ МП ОЗУ На рис.4 представлена общая схема взаимодействия микропроцессора МП с устройствами ввода – вывода УВВ и ОЗУ в микропроцессорной системе. Связь МП с УВВ требует пяти групп связи, обеспечиваемых через выводы корпуса. По группе шин передается код выбора (адреса) устройства, по шине 2 – сигнал управления считыванием – записью, по шине 3 – сигнал запроса на прерывания, шины 4 и 5 используются для передачи данных от процессора к УВВ и от УВВ к МП. Связь МП с ОЗУ также содержит пять групп связей, которые необходимо обеспечить через выводы корпуса МП. По группе шин передается адрес в ОЗУ, шина 7 нужна для управления чтением/записью, по сигналам на шине 8 принимаются команды в процессор, а шины 9 и 10 обеспечивают передачу данных из ОЗУ в МП и обратно.

При проектировании БИС и устройств на их основе необходимо принимать во внимание сложность выполнения разветвленных связей между различными узлами (блоками) и устройствами. Поэтому практически реализованы и получили широкое распространение магистральные структуры связей, к которым подключены входы и выходы электронных узлов (блоков). Информационная магистраль (МИ) представляет собой совокупность проводников (шин) или кабелей, физические свойства которых обеспечивают передачу высокочастотных информационных сигналов. Электронные узлы (блоки), подключаемые к информационной магистрали, должны обладать определенными свойствами, иначе возможно образование короткозамкнутых связей и низкоомных нагрузок.

С СУ Рг Д РЗn А3 А РВ РгД РУ С Q3 Q СУ Рг Д РЗn А3 А РВ РгД РУ С Q3 Q СУ Рг Д РЗn А3 А РВ РгД РУ С Q3 Q Д3 Д Рис.5 Схема магистральных связей трех регистров данных Рассмотрим пример передачи данных в системе трех 4-разрядных синхронизируемых регистров с информационными магистральными связями, позволяющий определить общие закономерности построения подобных структур (рис.5).

Входные сигналы записи данных А0-А3 передаются в регистр и вызывают срабатывание триггеров только на переднем фронте сигнала синхронизации при наличии управляющего сигнала “Разрешение записи” РЗn. Если сигнал РЗn=0, то сигналы входных данных не проходят на входы триггеров и поэтому не могут изменить состояние регистра.

Входные сопротивления для информационных входов Ai при этом становятся достаточно большими, их параллельное подключение к шинам магистрали данных не ведет к каким либо проблемам.

Выходные информационные сигналы Q0-Q3 в рассматриваемых схемах формируются с помощью управляемых трехуровневых каскадов, вырабатывающих выходные сигналы логических состояний “0”, “1” и “Выключено”. Управление выходными каскадами триггеров регистра осуществляется сигналом “Разрешение выдачи” РВ. При запрете выдачи выходных состояний (РВ=0) выходные каскады переводятся в режим с высоким выходным сопротивлением. Поэтому параллельное подключение выходных выводов регистров к шинам информационной магистрали также не порождает проблем.

Сброс триггеров регистров происходит импульсом синхронизации при подаче сигнала “Разрешение установки 0” (РУ “0”).

В рассматриваемой схеме разрешена только лишь последовательная передача информационных сигналов. Поэтому, несмотря на то, что все входы регистров подключены к шинам магистрали и проходящие по магистрали сигналы поступают на входные каскады всех регистров, запись осуществляется только в один регистр управляющим сигналом РЗn= (принципиальных ограничений на одновременную запись одной и той же информации в несколько регистров нет). Однозначность информационных сигналов на магистрали при выдаче информации из регистров обеспечивается подачей только одного управляющего сигнала РВ=1.

Управляющие сигналы РВ=0 других регистров обеспечивают эффективную электрическую изоляцию их выходных каскадов от шин информационных магистралей.

Операция передачи данных “регистр-регистр” осуществляется следующим образом.

Рассмотрим таблицу истинности (табл.1) регистров с трехуровневыми выходными состояниями.

Таблица РЗn РВ РУ Выходное состояние “0” 1 1 Q0=Q1=Q2= 1 0 Qi=Ai (на заднем фронте С) 1 0 Режим хранения (сигналы С не 0 действуют) “Отключено” Примечание: Знаком отмечены сигналы, которые могут принимать значения либо “0”, либо “1” и не влияют на выполнение тех функций регистром, которые определены другими управляющими сигналами.

Используя таблицу истинности, определим условия передачи состояния регистра данных РгД1 в регистр данных РгД3 (в условной записи [РгД1 РгД3]):

РЗn1 = 0, РВ1 = РЗn 2 = 0, РВ2 = 0[ РгД 1 ] [ РгД 3 ] РЗn3 = 1, РВ3 = После установки уровней управляющих сигналов передача информационного состояния происходит по импульсу синхронизации.

При увеличении числа регистров (или иных электронных блоков), подключенных к магистрали, правильность работы схемы не нарушается, если соблюдены правила проектирования регистров и схем управления ими.

Единая информационная магистраль микропроцессорной системы связывает между собой все устройства и функционально состоит из информационных магистралей, адресов, данных и сигналов управления.

В простой микропроцессорной системе только микропроцессор может вырабатывать адреса передаваемой в системе информации. Поэтому магистраль адресов (МА) – однонаправленная: микропроцессор генерирует сигналы кода адреса, а остальные устройства, подключенные к МА, только могут воспринимать их, выполняя непрерывно микрооперацию опознания кода адреса.

Количество шин магистрали адресов совпадает с разрядностью передаваемого кода адреса. Если используется 16-разрядный код, то в системе разрешается выработка 216 = адресов. Они могут все относиться к адресам ячеек памяти или к адресам ячеек памяти и адресам регистров данных устройств ввода-вывода.

Микропроцессор, а также ОЗУ, ВЗУ, дисплеи могут воспринимать или передавать данные. Другие устройства могут либо только принимать данные, например устройство печати, либо только выдавать их, например ПЗУ.

Чтобы обеспечить все возможности системы, магистраль данных является двунаправленной. Ее разрядность определяется разрядностью микропроцессора и равна 2, 4, 8, 16 и 32 бит. Если в микропроцессоре обрабатываются данные по программам двойной разрядности, то двойное слово пересылается за два цикла, т.е. имеет место временное мультиплексирование (оно также применялось в нескольких первых микропроцессорах, когда использовалась общая магистраль адресов и данных).

Микропроцессор и некоторые шины устройств ввода-вывода генерируют управляющие сигналы, предназначенные для синхронизации и определения операций устройств. Эти сигналы передаются по совокупности однонаправленных шин, в целом образующих магистраль сигналов управления (МУ). Все сигналы управления в электронной системе согласованы с системными сигналами синхронизации. Эти сигналы задают начало и последовательность срабатывания, как различных устройств системы, так и различных блоков и узлов внутри всех кристаллов БИС. Для задания главной последовательности синхронизирующих импульсов, как правило, применяется внешний кварц или генератор на его основе. Выдаваемые микропроцессором сигналы синхронизации бывают однофазными, реже двухфазными.

Каждый микропроцессор имеет уникальную систему сигналов управления. Поэтому конкретное описание всех шин МУ, так же как и цоколевки выводов корпуса, дается в технической документации на конкретный микропроцессор. Тем не менее, практически все микропроцессоры имеют общие сигналы. Среди них – сигнал “Сброс” – входной сигнал, вырабатываемый на пульте управления системы. Он приводит к сбросу всех внутренних регистров микропроцессора и загрузке счетчика команд – узла, определяющего последовательность выполнения команд программы, начальным значением адреса, где записана первая команда программы.



Pages:     | 1 || 3 | 4 |
 





 
© 2013 www.libed.ru - «Бесплатная библиотека научно-практических конференций»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.