авторефераты диссертаций БЕСПЛАТНАЯ БИБЛИОТЕКА РОССИИ

КОНФЕРЕНЦИИ, КНИГИ, ПОСОБИЯ, НАУЧНЫЕ ИЗДАНИЯ

<< ГЛАВНАЯ
АГРОИНЖЕНЕРИЯ
АСТРОНОМИЯ
БЕЗОПАСНОСТЬ
БИОЛОГИЯ
ЗЕМЛЯ
ИНФОРМАТИКА
ИСКУССТВОВЕДЕНИЕ
ИСТОРИЯ
КУЛЬТУРОЛОГИЯ
МАШИНОСТРОЕНИЕ
МЕДИЦИНА
МЕТАЛЛУРГИЯ
МЕХАНИКА
ПЕДАГОГИКА
ПОЛИТИКА
ПРИБОРОСТРОЕНИЕ
ПРОДОВОЛЬСТВИЕ
ПСИХОЛОГИЯ
РАДИОТЕХНИКА
СЕЛЬСКОЕ ХОЗЯЙСТВО
СОЦИОЛОГИЯ
СТРОИТЕЛЬСТВО
ТЕХНИЧЕСКИЕ НАУКИ
ТРАНСПОРТ
ФАРМАЦЕВТИКА
ФИЗИКА
ФИЗИОЛОГИЯ
ФИЛОЛОГИЯ
ФИЛОСОФИЯ
ХИМИЯ
ЭКОНОМИКА
ЭЛЕКТРОТЕХНИКА
ЭНЕРГЕТИКА
ЮРИСПРУДЕНЦИЯ
ЯЗЫКОЗНАНИЕ
РАЗНОЕ
КОНТАКТЫ


Pages:     | 1 | 2 || 4 | 5 |   ...   | 9 |

«ФЕДЕРАЛЬНОЕ КОСМИЧЕСКОЕ АГЕНТСТВО Федеральное государственное унитарное предприятие "Научно-производственный центр "Полюс" В.И. Кочергин ТЕОРИЯ ...»

-- [ Страница 3 ] --

Для р е ж и м а вычитания C = (A - B) аналогичные геометрические фигуры приведены, минуя представление промежуточных геометрических преобразо¬ ваний, на рис. 1.29 соответственно при Zn-1 = 0*, Zn-1 = 1*.

П р и м е н е н и е в с у м м и р у ю щ и х блоках иных возможных сочетаний кодов представлено, также минуя представление промежуточных геометрических преобразований, в двух вариантах: на рис. 1.30, когда операнды A, B - в коде Грея, а выходной сигнал C = (A ± B) - в основном двоичном коде;

на рис. 1.з1, когда операнд A - в коде Грея, а операнд B и выходной сигнал C = (A ± B) - в основном двоичном коде.

Д а л ь н е й ш и е этапы синтеза логических функций сумматоров C = ( A ± B ), определяющие их схемотехнические решения, будут выполняться на основании покрытия выходных сигналов их геометрических образов. Э т о покрытие долж¬ но выполняться в соответствии с требованием быстродействия сумматоров, что определяет необходимый уровень схемного решения. Очевидно, предельное быстродействие будет получено в двухуровневой схеме сумматора.

A, B - в коде Грея, C - в основном двоичном коде 01234567 01234567 01234567 012 ** 0 0 0 ** * * ** * * * * ** * * * * 1 1 * * ** * * * * * * * * * 2* 2 2 * * ** * * *** ** * * * C =A+B 3 3 ** ** 3 ** 3 ** ** * * * * 4* * Pn-1 = 0* 4 * ** ** ** ** * * * ** ** ** ** * * ** * * * * 5* * 5 * * ** * ** * ** *** * * * *6 * ** ** **** * *** 6 * * 7 7 * * * * ** * * ** ** ** ** ** * * 012345 67 01 234567 0123 4567 012 0 0 ** ** ** ** ** ** ** ** * *1** * 1 * * ** ** * * * * *2 2 * **** **** **** * * C =A+B 3 * 3* * * * * * *** ** * * * 4 4 _*_ * * * * Pn-1 = 1* 4 ** ** ** ** ** * * ** * * * 5* * 5* * * * * * * ** ** ***** * 6 6* * * * * * * * ** * * * **** * 7** * * ** ** * * **** 7 * * * Pn С С С 1 2 з 0 1 2 34 567 01234567 01234567 0 ** ** * * ** * * * * ** * * * * 1 * * ** * * * * ** * * * 2 * * ** * * * * ** ** ** * C =A- B 3 ** ** ** ** ** * * ** ** ** * * * ** Zn-1 = 0* 4 * ** ** * * ** * ** * ** ** * ** ** ** ** * * * * 5 * * ** * ** * * * * ** * * * * * * ** ** **** * * * * 6 * * * * ** * * * *** * * * * * 7 * * 01234 567 0 1 2 34 0 ** ** * * ** ** * 1 * * ** * ** * * ** * * * 2 * *** * * **** **** * * C =A- B 3 * * ** * * * * ** * * ** * Zn-1 = 1* 4 * ** * * ** ** ** * * ** * ** * * * * * 5* * ** * * * * * * ** ** *** * 6 ** 6* * ** * * * *** ** * * * * * * ** * ** ** ** ** 7 * * * * Zn С1 С С 2 з Рис. 1. Первоначально в качестве примера многоуровневого синтеза сумматора C = (A ± B) рассмотрим такой вариант схемного решения, когда все входные сигналы и результат операции представляются в коде Грея. Для этого обратим¬ ся к геометрическим образам (см. рис. 1.28, 1.29) его выходных сигналов c, c, 1 c, P, Z и рассмотрим их подмножества в каждой четверти пространства коор¬ 3 n n динат основного двоичного кода.

A - в коде Грея;

B, C - в основном двоичном коде 01234567 01234567 01234567 012 0 0 0 * * **** ** * * * * 1 1 *1 * * ** * * * * * * * * 2 *2 *2 * ** * * * ** * * * * C =A+B 3 3 3 ** ** ** * * ** ** ** ** ** ** * * *4 4 Pn-1 = 0* 4 * **** *** * * * * * * * 5 5 *5 * * ** * * * ** ** * * * * * 6 *6 *6 * ** ** ** * ** * * * * * * 7 7 7 * * * ** * * * * ** ** ** * * * * 0 1 2 34 567 012 34567 012 0 * 1 * * ** * ** * ** * * * * 2* * ** * * * *** ** * * * C =A +B 3 * * **** **** **** * * Pn-1 = 1* * * ** * ** ** ** **** 5 * * * 6* * ** * * * * ** * ******* * * * **** ** * ******** 7 * * * Pn C C C 1 2 0 1 2 34 567 01234567 01234567 0 0 0 * * **** **** * * 1 1 1 * * ** * * * * * ** * * 2 *2** 2 * ** ** ** ** * * C =A- B 3 3 3 ** ** ** * * ** ** ** * * ** ** ** *4 4 Zn-1 = 0* 4 * **** **** * * * * * * 5 5 5 * * ** * * * * *** * * * * * * 6 *6** 6 ** * ** ** * * * * ** * * 7 7 7 ** * * ** * * * * * * * * * * *** 01234567 012345 0 1 2 34 567 0 * 1 * * ** * ** ** ** * * * 2* ** * ** * * * * ** ** * C =A- B 3 * * ** ** **** **** * * Zn-1 = 1* 4 * * * * * * ** * ** **** ** 5 * * * * * 6* * *** * ** * * * * * * *** * * 7 * * ** ** ** **** **** * * * Zn C C C 1 2 Рис. 1. Н а рис. 1.32 изображены эти подмножества М - М, а на рис. 1.32, а - б 1 приведены более мелкие подмножества, их составляющие, которые представ¬ л е н ы соответствующими логическими выражениями и пронумерованы курси¬ вом цифрами красного цвета.

аз C = (A + B), 3 М1 М5 Мб М9 М10 М b Pn-1 = 0* " Мз М4 М11 1* М11 М С С 2 з Pn М12 М М4 М3 М7 М C = (A + B), Pn-1 = 1* М10 1* М2 М1 Мб М5 М10 М P c'1 с'з С'2 n n М2 М1 Мб М5 М10 М9 М C = (A - B), Zn-1 = 0* 1* М М12 М М4 Мз М c Zn С С 1 С С 2 з М3 М4 М7 М11 М12 М C = (A - B), Zn-1 = 1* 1* М М1 М2 М5 Мб М9 М г'" г'" г'" Z С С С 1 2 з n а) A B ** ** ** ** 2. I М V V V *|*| * ** *||*| * * I 1= 2 = a2b1b2 3=ajb^ 4 = a2bjb *|*| * V М2 V V * *||*| * * ^ ии a2b1b * ** * * * * Мз V V ** ** * ** ** *|*| * ** * * * * М V V ** ** ** ** ии 11 = a1b1b_2 12 = a2b1b_2 9 = a1b1b2 13 = a2b1b б) Рис. 1.з2 (начало) * * * * ** М5 * v v * * * **** * *||*| [ ** * * ** и _U U 14 = 15 = ajbj 16 = a2b_2 17 = 18 = aj) ** ** * * * = v М * * 19 a1a2b_2 36 a1a2b1b a2b1b * М7 v v * * * * ' = a^b^ 20 = a1a2b2 35 = a ^ b ^ * * * * * ** *** * М8 v * v v * * * ** * * ** 21 = a1a2 15 = a1b1 16 = a2b_2 22 = 18 = aj) в) = М * * ** * ** ajb^ 23 = a ^ b j 24 = a2b *** * * *** * ** * *** * ** * * Мю * * ** * *|* 28 = a1b_ 26 a1a = b1b_2 16 = ebb 27 = * * * * = v v v v М * ** * * * ** * ** * * ** * ** * 32 = a2b 29 = a1a2 30=b1b2 18 = a2b2 31 = a1b ** ** ** ** * v v М * * 33 = a2b2 34 = a1a2b1 1= г) Рис. 1.32 (продолжение) В соответствии с рис. 1.32, а - г, учитывая, что М з М, М з М, М з 5 6 5 7 М, М з М, м о ж н о записать логические выражения, определяющие п о ­ 6 8 строение сумматора C = (A + B) при P = 0*: n- c = М а Ь v М а Ь v М а^Ь v М а Ь, 1 1 3 3 2 3 3 3 3 4 3 c = М ^ Ь Ь v М a (или М Ь Ь ^ М Ь (или vМ^Ь, 2 6 3 6 7 c3 = М9aзbз v v Мllaзbз v Мl2aзbз, Pn = Мloaз v МИЬ3 v a3b3. (1.13.1) П р и н и м а я в качестве базового варианта построения этого блока логиче¬ ские выражения (1.13.1), остальные р е ж и м ы работы сумматора могут быть по¬ лучены путем соответствующих поворотов относительно осей симметрии двухмерного пространства их геометрических образов в координатах основного двоичного кода:

c'1 = d(A* B* ), c'2 = c2 (A* B*), c'3 = 03 (A* B*), P'n = Pn (BA);

c''1 = C1(A* B ), c''2 = 02 (A* B ), c''3 = 03 (A* B ), Zn = Pn (A* B);

C1 = C1(A B*), c'''2 = 02 (A B*), c'''3 = 03 (A B*), Z'n = Pn (A B*). (1.13.2) В ы х о д н ы е сигналы сумматора соответственно для каждого из этих режи¬ мов, отличных от базового, подчиняются соответствующим двум поворотам для сигналов 0' - 0' либо одному повороту для сигналов 0'' - 0'', 0'" - 0'", 1 3 1 3 1 которые совершаются относительно осей симметрии этого пространства. Это правило не относится к сигналу переноса P', где требуется поменять местами n входы операндов A и B. Поэтому базовый блок для сигнала переноса Pn должен будет выполняться автономным со своими входами для операндов A и B, а также своими схемами формирования подмножеств М10, М11 внутри этого ав¬ тономного блока.

М о ж н о предложить иной вариант формирования сигналов переноса и заема, который не требует использования такого автономного блока, а именно, когда сигнал переноса формируется по сигналам старших разрядов операндов a3, b3 и аналогичного выходного сигнала 03 сумматора по логическому выражению Pn = a3 b3 v a3 03 v b3 03.

В этом варианте суммирующего устройства при выполнении необходимых переключений на его входных шинах, которые изменяют его режимы работы с целью получения выходных сигналов 0' - 0', 0'' - 0'', 0'" - 0'", он будет авто¬ 1 3 1 3 1 матически сопровождаться получением необходимого сигнала переноса либо заема.

Для синтеза суммирующего блока максимального быстродействия необхо¬ димо реализовать покрытие геометрических образов каждого отдельно сигна¬ лов 0, 0, 0, начиная «сверху вниз», т.е. рассматривая старшие ячейки много¬ 1 2 мерного пространства, в которых определяются первоначально элементарные ячейки, общие для всех разрядов, если такие имеются. Затем рассматриваются ячейки более младших разрядов и т. д. вплоть до полного покрытия всех гео¬ метрических образов.

** * ** ** ** ** ** * ** * * * * * * * * * ** ** * * * * * * V V = ** * * С 1 * * ** ** * ** * * * * * * * * * * * * * * * * * * * * * * * * * Рис. 1.зз 1=a b b Ь V a b a V a a b a;

2 = a a b a V a a b a;

1 1 2 з 1 1 1 2 1 3 1 2 1 1 1 3=a a a b b V a a a b b V a a a b b V a a a b b V 1 3 2 1 2 3 2 1 2 3 3 2 1 3 Va a a b b V a a a b b V a a a b b V a a a b b. (1.13.3) 1 2 3 2 1 3 2 1 3 3 2 1 2 3 3 * * ** ** * ** * ** * * ** * * * * * ** * * * ** * v v •* • ** ~~ ~ - ~~ ~ * С 2 v * * ** ** * * ** * -,4.

* * ** * * ** * * * ** ** * — * * * * * * * 2 * Рис. 1.з 1= a a b b V a a b b ;

3 = a b a b V a b a b ;

1 2 1 2 1 1 2 1 1 3 1 1 3 2=a b b b V a b b a Va a b b V a a b a Va b b a V 2 1 2 3 2 1 2 3 1 2 2 3 1 2 2 3 1 * * Va b b b Va a b a Va a b b ;

* v 1 2 3 1 2 1 2 * 4=aa b a b Va b b a b Vaa b a b Va b b a b.

* 1 2 2 3 2 1 2 3 1 2 2 3 3 1 2 3 * (1.13.4) ** ** ** ** * * * * ** * * * *** ** * V ** * ** * * v * v С з ** ** ** ** ** ** * * **** * * * ** * * ** * * 1 2 * = * * * * ** * * * * * * v v v * * ** * * * — * 4 5 Рис. 1.з 1 = a2 b2 aз ЬЗ V a2 b2 a ЬЗ V a b2 a ЬЗ V a b aз ЬЗ;

2 = a2 b1 aз ЬЗ V a b1 a ЬЗ;

3 = a1 a2 b1 ЬЗ V a1 a2 b1 ЬЗ;

4 = a2 b1 b2 a V a b1 b2 aз;

5 = a1 a2 b2 aз Ьз V a1 a2 b2 aз Ьз V a1 a2 b2 a Ьз V a1 a2 b2 a Ьз;

6=a b b a Va a b Ь. (1.1з.5) 1 1 2 1 2 1 з Процедура определения геометрических подмножеств, составляющих м н о ж е с т в а г е о м е т р и ч е с к и х о б р а з о в с и г н а л о в c, c, с, п р е д с т а в л е н а в гра­ 1 2 з ф и ч е с к о м виде с о о т в е т с т в е н н о на р и с. 1. з з - 1.з5. Э т и г е о м е т р и ч е с к и е п о д ­ м н о ж е с т в а в к а ж д о м о с н о в н о м м н о ж е с т в е и з о б р а ж е н ы на р и с у н к а х д л я б о л ь ш е й п р о з р а ч н о с т и з а п и с и их л о г и ч е с к и х в ы р а ж е н и й о т д е л ь н ы м и под¬ группами, логические зависимости для которых приведены ниже рисунков и о б о з н а ч е н ы к у р с и в о м ц и ф р а м и к р а с н о г о цвета. Л о г и ч е с к и е с у м м ы э т и х подмножеств и определяют схемное выполнение основного логического б л о к а с у м м а т о р а, а р е ж и м ы р а б о т ы с у м м а т о р а п р и п е р е х о д е от суммирова¬ н и я к в ы ч и т а н и ю м е н я ю т с я т а к ж е в з а в и с и м о с т и от с и г н а л о в з а е м а и пере¬ н о с а Pn-1 (Zn-1) и р е а л и з у ю т с я с о о т в е т с т в у ю щ и м и н в е р т и р о в а н и е м с и г н а л о в операндов и выходного сигнала с по д а н н ы м т а б л и ц ы и с т и н н о с т и (табл.

з 1.1з.1), в к о т о р о й р е ж и м р а б о т ы л о г и ч е с к и й нуль (0*) о п р е д е л я е т о п е р а ц и ю с у м м и р о в а н и я C = (A + B), а л о г и ч е с к а я е д и н и ц а (1*) - операцию вычита­ н и я C = (A - B).

Таблица 1.13. Режим A B Сз P (Z ) n-1 n- 0* 0* A B* Сз 0* 1* B A* Сз 1* 0* B A* Сз 1* 1* A B* Сз 1.14. Синтез одноразрядных умножителей Для синтеза одноразрядных умножителей больших оснований систем счисления необходимо использовать таблицы у м н о ж е н и я в цифровых коорди¬ натах его операндов. Построение таких одноразрядных умножителей для осно¬ ваний систем счисления, кратных двум, даже когда в операндах применяется основной двоичный код, исследовано недостаточно, а синтез систем счисления таких оснований при нетрадиционных двоичных кодах, необходимость приме¬ нения которых возникает в цифровых системах с обнаружением и исправлени ем различного типа ошибок, в литературе отсутствует. Э т о положение можно объяснить тем, что нетрадиционные двоичные коды до настоящего времени считались непригодными для выполнения л ю б ы х арифметических операций.

Н а примере табл. 1.14.1 системы счисления основания n = 8 проведем син­ тез одноразрядного умножителя C = A х B, когда его операнды и выходные сигналы представляются в различных комбинациях их кодов на входных и вы¬ х о д н ы х шинах одноразрядного умножителя.

Таблица 1.14. C = AxB A 0 1 2 3 4 5 6 0.0 0.0 0.0 0.0 0.0 0.0 0.0 0. 0.0 0.1 0.2 0.з 0.4 0.5 0.6 0. 0.0 0.2 0.4 0.6 1.0 1.2 1.4 1. 0.0 0.з 0.6 1.4 1.7 2.2 2. 1. B 0.0 0.4 1.0 1.4 2.0 2.4 з.0 з. 0.0 0.5 1.2 1.7 2.4 з.1 з.6 4.з 0.0 0.6 1.4 2.2 з.0 з.6 4.4 5. 0.0 0.7 1.6 2.5 з.4 4.з 5.2 6. Результат операции у м н о ж е н и я представляется в этой таблице двухраз¬ р я д н ы м числом, где ц и ф р ы первого разряда числа определяют выходной сигнал конкретного разряда основания системы счисления, а ц и ф р ы второго разряда сигнал переноса в следующий старший разряд. П о с л е д у ю щ и й порядок синтеза геометрических образов выходных сигналов разрядов С, С,С и сигналов пере­ 1 2 З носа P, P, Р, который основывается на данных табл. 1.14.1, полностью анало¬ 1 2 з гичен синтезу устройства сложения. Поэтому, опуская очевидные из вышеиз¬ ложенного промежуточные преобразования, на рис. 1.з6, а - г приведены гео¬ метрические образы этих сигналов соответственно д л я следующих вариантов применения кодов в операндах и выходных сигналах устройства:

а ) A, B, C - в основном двоичном коде;

б) A, B, C - в коде Грея;

в) A, B - в коде Грея, C - в основном двоичном коде;

г) A - в коде Грея, B и C - в основном двоичном коде.

A, B, C = A х B - в основном двоичном коде 01234567 01234567 * * * **** * * * 2 * ** * * * * * ** * * 4 * ** ** * * * * * * * * * * * 6 ** ** * * * ** * * * С С1 С з 01234567 012345 012345 0Г 1_ ***[*] 2_ 3_ ** 4_ * * * ** * 5_ *** * 6_ *** ** 7\_ ** * *** P1 P2 Рз б) A, B, C - в коде Грея 012345 67 01234567 012345 * * * ** * * **** * ** * *** * ** * * * * * * ** * * * ** * * ** ** ** * ** ** * * * * * * ** * * * * * * * ** * * * * * * * ** ** ** * С С С 1 2 з 012345 67 01234567 012345 * ** ** * * ** * ** * * ** * * ** ** * * ** * **** ** * * ** **** * * * **** * * P1 P2 Рз б) Рис. 1.з6 (начало) A, B - в коде Грея, C - в основном двоичном коде 01234567 01 234567 _ 0Г ** ** **** 1 _ * • 2 _ * * * * * ** * * * * * * ** 3 _ * 4 _ * * 5 _ * * * * * * * * 6 _ ** * * **] 7 ** ** ** ** 0 0 1 2 012345 67 01234567 012345 0Г 1 _ *_*_ ** 2 _ *|*|* * 3 _ 4 _ * * ** * 5 _ * ** ** 6 _ **** **] *|*| *** * 7L P1 P в) A - в коде Грея, B и C - в основном двоичном коде 012345 67 01234567 012345 0Г ** ** **** 1_ 2_ ** * * * ** * * * * * * ** 3_ * 4_ 5_ ** ** ** ** 6_ ** * * * * * * **] 7\_ * | * | * * * * ** * * 0 0 1 2 012345 67 01234567 012345 * ** * ** ** * * * * * * *** * * * ** ** ** ** * * * * ** * * г) P1 P2 P Рис. 1.36 (продолжение) Все э т и геометрические образы изображены в многомерном цифро-вектор ном пространстве координат основного двоичного кода, что позволяет приме¬ нять для их покрытия геометрический алгоритм основного двоичного кода.

У м н о ж и т е л и играют значительную р о л ь в различных устройствах цифро¬ вой обработки сигналов, где обычно требуется п о в ы ш е н н о е быстродействие и поэтому желательно применение в них двухуровневых логических схем. Двух¬ у р о в н е в ы й алгоритм покрытия геометрических образов позволяет получить не¬ обходимые логические зависимости необходимого быстродействия.

Геометрический алгоритм основного двоичного кода для синтеза двухуро¬ вневых логических схем поясняется рис. 1.37, а - к.

ai M (0) M1(0) M (1)va M (1) v a 2 1 M3(0) M4(0) M (1) v a M (1) v a 3 б а) M (2) v M (2) v M (2) v M (2) v M (2) v M (2) v M (2) v M (2) v 1 2 1 2 1 2 1 vavP vavP vavP vavP vavP va va vavP M (2) v M (2) v M (2) v M (2) v M (2) v M (2) v 3 4 3 4 3 M (2) v a M (2) v a vavP 4 v avP vavP vavP v avP vavP д) в) г) е) M (2) v M (2) v M (2) v M (2) v 1 2 1 M (2) v a M (2) v a M (2) v a M (2) v a 2 1 2 vavP v avP vavP vavP M (2) v M (2) v M (2) v M (2) v 3 3 4 M (2) v a M (2) v a M (2) v a M (2) v a 3 4 4 vavP vavP vavP vavP ж) з) и) к) Рис. 1. Этот синтез начинается с рассмотрения геометрических образов логиче¬ ских функций двухмерного цифрового пространства, начиная со старших раз¬ рядов операндов an, bn. В четвертях этого пространства (см. рис. 1.37, а) распо¬ лагаются соответственно геометрические образы множеств M1(0) - M4(0). П р и отсутствии в этих множествах о б щ и х для них подмножеств их покрытие опре¬ деляется логическим выражением F = M1(0) ai bi v M2(0) ai bi v M3(0) ai bi v M4(0) ai bi (1.14.1) и дальнейший этап синтеза будет заключаться в последовательном рассмотре¬ нии каждого из множеств M1(0) - M4(0).

Е с л и в каждом из этих множеств имеется подмножество a (рис. 1.37, б), то выражение (1.14.1) будет преобразовано к виду F = M1(1) ai bi v M2(1) ai bi v M3(1) ai bi v M ( 1 ) ai bi v a. (1.14.2) П р и этом если в множествах M ( 1 ) - M ( 1 ) нет о б щ и х подмножеств, то 1 дальнейший этап синтеза будет заключаться в последовательном рассмотрении каждого из них.

Когда множества M ( 1 ) - M ( 1 ) содержат в различных сочетаниях подмно­ 1 жества P (см. рис.1.37, в - к), то логические выражения, определяющие покры¬ тие этих геометрических образов, будут соответственно следующими:

F = M1(2) ai bi v M2(2) ai bi v M3(2) ai bi v M ( 2 ) ai bi v Pai v Pbi v a. (1.14.3) F = M ^ 2 ) ai bi v M2(2) ai bi v M 3 @ ) ai bi v M4(2) ai bi v Pai v Pbi v a. (1.14.4) F = M ^ 2 ) ai bi v M2(2) ai bi v M3(2) ai bi v M4(2) ai bi v Pai v Pbi v a. (1.14.5) F = M ^ 2 ) ai bi v M2(2) ai bi v M3(2) ai bi v M4(2) ai bi v Pai v Pbi v a. (1.14.6) F = M ^ ) ai bi v M2© ai bi v M 3 © ai bi v M U p ) ai bi v Pbi v a. (1.14.7) F = M ^ 2 ) ai bi v M2(2) ai bi v M3(2) ai bi v M4(2) ai bi v Pai v a. (1.14.8) F = M ^ 2 ) ai bi v M2(2) ai bi v M3(2) ai bi v M4(2) ai bi v Pbi v a. (1.14.9) F = M ^ 2 ) ai bi v M2(2) ai bi v M3(2) ai bi v Mu(2) ai bi v Pai v a. (1.14.10) Этот этап синтеза может начинаться и заканчиваться на одном из этих л о ­ гических выражений. С л е д у ю щ и е этапы синтеза заключаются в последователь­ ном рассмотрении геометрических образов множеств M ( 2 ) - M ( 2 ) в координа­ 1 тах операнд a, b по правилам, описанным выше, и т.д.

n- 1 n- П р и этом следует учитывать, что множество P может содержать в себе подмножества a и Mi(2) и т. д.

П р и м е н я я этот геометрической алгоритм двухуровневого синтеза основно¬ го двоичного кода для первого варианта (A, B, C - в основном двоичном коде) схемной реализации устройства, его логические выражения м о ж н о представить в виде v а2 b1 b2 v а1 а2 b1 v а1 b С1 = а ^ ;

С2 = а1 а2 b c =а b a b vа b a b vа b b b vа a b b vа a a b v 3 1 1 3 1 1 3 2 2 1 3 1 1 2 vа b b b vа b b vа a b vа a bb;

1 3 1 3 1 3 1 1 2 1 P =а a b b vа b b b vа a b b vа a b b vа b b a b v 1 2 3 2 2 3 1 3 2 1 2 1 3 2 2 v а2 a3b1 b2 b3v а1 a2 a3b2 b3 v а1 a2 a3 b2 b3 v а1 a2 a3b2 b3 v а1 a2 a 3 b b b3;

P = а a b b b v а a a^b b v a b b v а a a b b va b b b v 2 2 3 1 2 1 2 2 3 3 3 1 2 3 2 3 v a1 a2 a3 b3v а2 a3b1 b3 v а1 a3 b2 b3;

P=а ab b v a a b b b v a a a b b. (1.14.11) 3 2 3 2 3 1 3 1 2 3 1 2 3 1 Для второго варианта (A, B, C - в коде Грея) схемной реализации устрой¬ ства логические выражения запишутся:

c =а b b b vа b b b vа a ab vа a a b b vа a a b b vа abbv 1 1 1 1 1 2 3 1 2 3 1 1 2 2 1 2 2 3 1 3 2 v v v v v v а1 a2 a3 b2 b3 а2 а3 b1 b2 b3 а2 а3 b1 b2 b3 а2 а3 b1 b2 b3 а2 а3 b1 b2 b3 а1 a2 a3 b1;

c =а а b b b vа а b b b vа а b b b vа а b b b vа а b b b vа a a b b v 2 1 3 1 1 2 1 3 2 3 1 3 1 3 1 1 2 3 1 2 vа a a b b vа a a b b vа a a b b vа a a b b vа а b b b vа a a b b v 1 2 3 1 1 1 3 1 1 3 1 3 1 3 2 1 1 v а a a b b vа a b b b vа a b b b vа a b b b vа a a b b v а a a b b 1 3 2 3 2 2 3 2 3 1 1 2 1 3 1 2;

c =а b b b vа a a b b vа a a b b va a b b vа а b b b vа а b b b v 3 1 1 3 1 3 3 1 2 3 3 1 1 3 2 3 1 2 vа a b b b vа a b b b vа a b b b vа a a b b vа а b b b vа а b b b v 2 3 1 2 3 2 2 1 2 1 2 3 1 2 3 1 1 2 v а а b b b vа a a b b vа a a b b 1 2 1 2 3 1 3 2 1 2 3 2;

P = a b b v а a b v a a b b b v а a a b b v а a b b (или а b b b ) v 1 3 2 2 3 3 3 1 3 3 2 3 2 2 2 v а a a b (или а a b b );

1 2 3 2 1 1 2 P = а а b b vа а b b vа а b vа b b v а а b v b b a;

2 1 2 3 3 2 2 3 3 3 2 3 1 3 3 1 3 P3 = а2 а3 b2 b3 v а1 a3 b1 b2 b3 v а1 a2 a3 b1 b3. (1.14.12) Для третьего варианта (A, B - в коде Грея, C - в основном двоичном коде) логические выражения п р и н и м а ю т вид c =а a a b b b vа a a b b b vа a a b b b vа a a b b b v 1 1 1 1 2 1 1 3 1 1 2 3 vа a a b b b vа a a b b b vа a a b b b vа a a b b b v 1 1 1 2 1 1 3 1 1 2 3 v а1 a2 a3 b1 b2b3 v а1 a2 a3 b1 b2 b3 v а1 a2 a3 b1 b2 b3 v а1 a2 a3 b b b3 v v аaabb b vа a a b b b vа a a b b b vа a a b b b ;

1 1 2 3 1 2 1 2 3 1 3 1 2 3 1 2 3 1 2 =а a a b vа a a b vа b b b vа b b b va a b b b va a b b b v c 2 1 2 1 1 1 1 2 1 3 2 1 2 3 v v b v а^а a b b v a b b va a b b b va a b b b;

abb ab 2 3 2 3 3 3 2 1 2 3 3 1 2 =а a b b vа a b b va a b b b va b b b vа a b b va a b b b v c 3 1 3 1 3 1 1 3 2 3 1 3 3 1 2 1 vаaa b b vа a a b b vа a a b b vа a b b vа a a b b vа a a b b v 1 2 2 1 3 2 3 1 2 2 3 1 1 3 1 3 2 1 2 3 va a b b b va a b b b;

1 2 3 1 2 1 2 =а a bb vа a bb va b b b vа a a b vа a a b vа a a b b;

P 1 1 3 1 2 1 2 1 3 3 1 2 1 2 3 1 3 1 3 = а a b b vа a bb vа a bb vа a a b b vb b b а a vа a b b;

P 2 1 2 3 3 1 2 1 3 1 3 1 2 3 1 3 1 2 3 1 3 2 3 2 P3 = а2 a3 b2 b3 v а1 a3 b1 b2 b3 v а1 a2 a3 b1 b3. (1.14.13) Для четвертого варианта (A - в коде Грея, B и C - в основном двоичном коде) логические выражения будут следующими:

c =а a a b b vа a a b b v а a a b b v а a a b b v а a a b b v 1 1 1 1 2 1 2 1 3 1 1 2 3 1 1 1 v а a a b b vа a b b vа a a b b ;

1 2 1 2 1 3 1 2 1 2 3 1 bbv b b va b b v а a b v а a a b vа a bbv c =a2 2 1 2 1 2 1 1 2 1 3 2 1 2 3 2 1 2 1 vа a b b vа a a b b vа b b;

1 3 1 2 1 2 3 1 2 1 1 b b vа b b b vа a b b vа a a b b va a b va bbbv c =a3 1 1 3 1 1 2 3 1 3 1 2 1 2 3 1 3 1 2 2 2 1 2 vа b b vа a b b va a b b b va bbbv abbbv 1 2 3 1 2 2 3 2 3 1 2 3 2 1 2 3 3 1 2 va a b b b vа a b b b vа a a b b b;

2 3 1 2 3 1 2 1 2 3 1 2 3 1 2 P =a a b b va b b b vа a b b b vа a b b vа bbvаa bv 1 1 3 1 2 3 1 2 3 1 3 1 2 3 2 3 2 3 2 2 3 1 2 vа a a b v a b b b vа a b b vа a b b va a b b b;

1 2 3 2 3 1 2 3 1 3 2 3 1 3 1 3 2 3 1 2 P =a a b b v a b b b va a b b b va a b b va b b b va a b b ;

2 1 2 2 3 3 1 2 3 1 3 1 2 3 1 3 2 3 3 1 2 3 2 3 1 P3 = a2 a3 b2 b3 v а1 a2 a3 b b3 v a1 a3 b1 b2 b3. (1.14.14) Схемная реализация двухуровневого одноразрядного умножителя (1.14.11), когда все операнды и результат операции представляются в основном двоичном коде, содержит меньше оборудования.

Все последующие варианты (1.14.12) - (1.14.14) более затратны, но если операнды и результат операции представлены в различных кодах и одновре¬ менно требуется максимальное быстродействие от схемы одноразрядного ум¬ ножителя, то их использование становится оправданным.

П р и реализации менее быстродействующей многоуровневой схемы одно¬ разрядного умножителя, п р и л ю б ы х сочетаниях кодов операндов, первый вари¬ ант схемы предпочтительней. В этом случае все коды операндов преобразуются в основной двоичный код, а затем поступают на входные ш и н ы одноразрядного умножителя.

Едва ли кто-нибудь из нематематиков в состоянии освоиться с мыслью, что цифры могут представлять собой культурную и эс т етическую ценность или иметь какое-нибудь отношение к таким понятиям, как красота, сила, вдохновение.

Н. Винер Глава СИНТЕЗ УМНОЖИТЕЛЕЙ, ДЕЛИТЕЛЕЙ И СЧЕТЧИКОВ 2.1. Синтез устройств умножения Устройства умножения широко используются в цифровой технике и в зна­ чительной степени определяют быстродействие математических операций, вы­ полняемых в этих системах. В общеизвестных устройствах двоичной системы счисления [26, 27, 21] результат операции у м н о ж е н и я формируется как сумма частичных произведений множимого или его частей на ц и ф р ы множителя. В этих устройствах основные аппаратные средства для реализации алгоритмов у м н о ж е н и я состоят из блоков, осуществляющих сложение, и блоков, осуществ¬ л я ю щ и х хранение чисел операндов и результата сложения, а также их сдвига [26], либо из блоков, осуществляющих параллельное сложение во всех разрядах результата у м н о ж е н и я [21]. Отличительной особенностью этих устройств явля¬ ется то, что они имеют большие аппаратурные затраты и, несмотря на меры по у с к о р е н и ю операции умножения, невысокое быстродействие. Непосредствен B ное применение таких уст¬ ройств в системах, где при¬ bo bi bk-2 bk- A меняются многофазные ко¬ ды, потребует установки на входе и выходе устройства у м н о ж е н и я преобразователей 2A из одного кода в другой, что не способствует с н и ж е н и ю 4A аппаратурных затрат и по¬ вышению быстродействия.

JL П р и этом также очевидно, что устройства с большим 3E основанием систем счисле¬ ния более быстродействую¬ =Ю= щ и е и переход к системе K- 2A счисления с основанием два AB Р 2i нецелесообразен.

ис Поскольку все вычислительные м а ш и н ы выполняются в двоичной системе счисления, а многофазный код является принадлежностью электроприводов, т о существует потребность объединения составных частей такого комплекса в единую систему без промежуточных преобразований одного кода в другой. Э т а задача была решена в [1, 2], где предложена схема блока умножения (рис. 2.1), которая не требует преобразования кодов. В этой схеме одно число, например A, поступает в многофазном коде, а другое B - в двоичном коде, что позволяет управлять электроприводом непосредственно от внешнего двоичного сигнала.

П е р в ы й операнд A в многофазном коде, число разрядов которого S, прохо­ дит через последовательно соединенные блоки у м н о ж е н и я на два (х2), число которых равно разрядности k второго операнда B (b,..., b ). 0 k- Сигналы второго операнда пропускают через соответствующие вентили k- выходные сигналы 2 A, 4 A,..., 2 A блоков у м н о ж е н и я на входы последова­ тельно соединенных многоразрядных блоков суммирования, число которых также равно k. Таким образом, все входные и выходные сигналы блоков сум¬ мирования будут представлены в многофазном коде.

В ы п о л н е н и е одноразрядного умножителя на два будет отличаться д л я каж¬ дого из значений числа фаз m. Однако сам принцип синтеза этих умножителей одинаков и может быть пояснен на примере одного из них. Пусть это будет представлено для m=4.

о i 2 эХФГЕГИ ai a — аз x I о I2 I4 Iб1о12Т7ТП ( a,a а,а 'з ' x2+ 1 3 5 7 13 5 a"i я"2 я" a,a d Рис. 2. Н а рис. 2.2 приведены соотношения одноразрядных сигналов этого кода a,..., a, у м н о ж е н н ы х на два - a ',..., a', а также увеличенных на единицу при 1 4 1 наличии сигнала переноса p с предыдущего разряда результата у м н о ж е н и я a",..., a". Связь выходных сигналов a",..., a" с входными a,..., a ;

p опреде­ 1 4 1 4 1 ляется простыми логическими выражениями:

a" =(a a )_p v (a ® a ) p;

1 1 3 1 a"2=(a1 ® a3);

a"3=(a2 ® a4^_p v (a1 ® a3) p;

a"4=(a2 ® a4). (2.1.1) a a A 0 1 2 3 4 5 6 A2 о Г 2 t U U ^ 6 ] с1= с A I0I3U H L 4 H H L 5 I^ ^ A4 I I I I I I I IЛ о 4 0 4 0 4 — —— — f1=d f3 d — —— — = f4=d Г1=Г2=С Г3=Г4=С A x I0I7LL5HL3HLl I = S1 a s a 2= s a 3= S4=a Рис. 2. Сигналы, представленные на рис. 2.5, определяются по с л е д у ю щ и м логиче¬ ским зависимостям:

С1= С2= (a1 ® a3);

С3= С4= (a2 ® a4);

d1= a1a_2 v a1a3 v a_2a3;

a1a2 v v a2a4;

a1a3 v a1a4 v a3a4;

d4= a2a3 v a2a4 v a3a4;

h =...= h = (a ® a ) (a ® a );

1 4 1 2 3 f =d, f =d, f =d, f =d ;

1 4 2 3 3 2 4 Г Г С ;

Г Г С ;

1= 2= 3 3= 4= S1=a4, S2=a3, S3=a2, S4=a1. (2.1.2) В ы п о л н е н и е операции у м н о ж е н и я на константу «два» было рассмотрено в ы ш е и не требует дополнительных пояснений.

У м н о ж е н и е на константу «три» для второго разряда результата у м н о ж е н и я представляется табл. 2.1.1, где «единицы» результата у м н о ж е н и я во втором разряде суммируются с «восьмерками» (переносами) с первого разряда этой ж е операции умножения.

Таблица 2.1. Перенос с A 0 0 0 1 1 1 2 A x 00 0 0 0 1 1 1 2 03 3 3 3 4 4 4 5 06 6 6 6 7 7 7 10 11 11 11 11 12 12 12 13 14 14 14 14 15 15 15 16 17 17 17 17 20 20 20 21 22 22 22 22 23 23 23 24 25 25 25 25 26 26 26 27 Результат этой двойной операции (умножения и суммирования) представ¬ 2 2 лен графически на рис. 2.6а для сигналов d - d и цифр переноса P в третий 1 4 d разряд устройства.

A A 2 2 2 2 d1 d2 d3 d4 Pd Рис. 2.6а 2 И з рис. 2.6а видно, что геометрические образы сигналов d - d на второй 1 половине двухмерного цифрового пространства равны инверсии этих образов первой половины пространства. Следовательно, в дальнейшем можно изобра¬ жать только одну половину геометрических образов этих сигналов, поскольку вторая половина этих образов очевидна.

Проделав эти ж е двойные операции в третьем разряде, можно получить 3 3 цифровые множества сигналов d - d и переноса P в четвертый разряд уст¬ 1 4 d ройства.

Для этого построим трехмерную табл. 2.1.1, где «единицы» результата ум¬ ножения в третьем разряде суммируются с «восьмерками» P d, поступающими со второго разряда этой операции умножения.

Таблица 2.1. 0 1 2 A 0 00 | 03 | 06 | г A 01 04 07 1 1 1 02 10 4 5 6 14, г- г- г 17 2 2 2 20 23 !

I I I 16 21 24 Эта процедура построения т а б л и ц ы и на ее основе геометрических образов соответствующих сигналов выполняется с л е д у ю щ и м образом.

3 Геометрические образы сигналов d - d будем представлять только на 1 первой половине трехмерного цифрового пространства (цифры 0-3 третьего 3 разряда A ), а образ сигнала переноса P, поскольку он не имеет симметрии в d этом пространстве, будем представлять полностью.

3 Рассмотрим вначале геометрический образ сигнала d. Для цифры 0 (A ) ум­ ножение на «три» остается без последствий, и сигнал переноса P (см. рис. 2.6а) d полностью определяет в таблице результат умножения на константу «три» для третьего разряда генератора кратностей.

Для ц и ф р ы 1 (A ) умножение на «три» дает результат 03 и сигнал переноса P d, который с ней суммируется и полностью определяет результат умножения на константу «три» в третьем разряде генератора кратностей, и т. д.

У ч и т ы в а я, что d = 1 v 2 v 3 v 4, d = 2 v 3 v 4 v 5, d = 3 v 4 v 5 v 6, 1 2 d = 4 v 5 v 6 v 7, геометрические образы всех этих сигналов изображаются на 1 2 рис. 2.6б в трехмерном цифровом пространстве (A, A, A ).

Аналогично из этой т а б л и ц ы определяется геометрический образ сигнала переноса P d, который также изображен на рис. 2.6б.

В д а л ь н е й ш е м описании работы генератора кратностей для мерности про­ странства больше трех подобные детали в построении геометрических образов выходных сигналов генератора кратностей из-за их очевидности будем опус¬ кать.

Рис. 2.6б П р и этом геометрические образы всех выходных сигналов генератора крат­ 1 2 ностей в трехмерном цифровом пространстве ( A, A, A ) будем представлять также послойно и термин «послойно» в дальнейшем упоминать не будем.

Результаты этих операций для k-го разряда устройства в матричной форме запишутся с л е д у ю щ и м образом:

0k k k D= M d A где m m 0* 1* m m 1* 0* Ik 1 2 1 k M = m 1* 0* m m 0* 1* m D 2 1 2 0* 1* m mm 1* 0* m m 1 1 0* m m 0* 1* m m 1* | D (2.1.3) 1 2 1 k М а т р и ц а цифровых множеств M определяется по следующей записи: D 1 1 2 1 для k= 2 m = (3 v... v 7) ;

m = (0 v... v 5), а для k= 3 m = (3 v... v 7) v (6 v 7) a ;

1 2 1 m = (0 v... v 5) v (0 v 1 v 2) a и т.д.

2 Таблица 2.1. 1 1 2 0 0 3 A x 00 1 1 2 0 0 3 04 4 4 5 5 6 6 7 10 11 11 12 10 10 13 14 14 14 15 15 16 16 17 20 21 21 22 20 20 23 24 24 24 25 25 26 26 27 30 32 30 30 31 31 33 34 34 34 35 35 36 36 37 У м н о ж е н и е на константу «четыре» для второго разряда результата умноже­ ния представлено в табл. 2.1.2.

Простота этой таблицы и симметрия расположения цифровых д а н н ы х в двухмерном цифровом пространстве координат первого и второго разрядов оп¬ ределяют простые геометрические образы сигналов фаз и сигналов переноса в третий разряд генератора кратностей.

Результат этой двойной операции показан графически на рис. 2.7 для сигна 2 2 лов h - h и цифр переноса P в третий разряд устройства.

1 4 H ь, Рис. 2. Поскольку для у м н о ж е н и я на константу «четыре» нет сквозного переноса через разряд, то можно сразу записать результат операции для k-го разряда уст ройства:

k k k H= M h 7 A где mi mi k mm mi m m mi 1 1 1 m m2 m2 m m2 m2 m a a a a4 a a 4 4 тз m mm m m mH (2.1.4) 3 3 3 3 3 k K k+1 k а m = (2 v... v 7), m v= (3 v 7), m 3 = (5 v... v 7) и h... i = m i= k K k K 1 K k 1 k k 1 K =(2 v... v 7), h + 2 = a 4, h + 3 = (6 v 7).

У м н о ж е н и е на константу «пять» для второго разряда у м н о ж е н и я представ­ ляется д а н н ы м и табл. 2.1.3.

Таблица 2.1. A x5 0 0 1 1 2 3 3 0 0 1 1 2 3 3 5 5 6 6 7 10 10 12 12 13 13 14 15 15 17 17 20 20 21 22 22 24 24 25 25 26 27 27 31 31 32 32 33 34 34 36 36 37 37 40 41 41 43 43 44 44 45 46 46 Результат этой двойной операции показан графически на рис. 2.8, а для 2 2 сигналов f - f и цифр сигнала переноса P в третий разряд устройства.

1 4 F В ы п о л н и в такие ж е двойные операции в третьем разряде устройства, мож¬ 2 но представить цифровые множества сигналов f 1 - f 4 и цифр сигнала переноса P в четвертый разряд устройства, что и показано на рис. 2.8, б в трехмерном F цифровом пространстве.

Рис. 2. Результат умножения для k-го разряда устройства в матричной форме запи­ си:

0 k k k F =M f 7 A где k m m1 m2 m4 m1 m2 m m 3 k M F= m 4 m m m1 m m m m m m m m 3 m4 (2.1.5) m m m2 m m m 3 F 3 1 1 1 Д л я k=2 m = (2v... v7), m = 7, m = (0 v... v 4), m = a а для k= 1 2 3 4 4;

2 1 2 2 1 2 2 1 m = (2 v... v 7) v (5 v 6 v 7) a, m = 7 v a (5 v 6), m = a v (0 v... v 6) a, 1 1 2 4 3 4 2 1 m = a v (2 v... v 7) a и т.д.

4 4 Результаты умножения на константу «шесть» для второго разряда опреде­ ляются данными табл. 2.1.4.

Таблица 2.1. Перенос с A A x6 0 0 1 2 3 3 4 0 0 1 2 3 3 4 6 6 7 10 11 11 12 14 14 15 16 17 17 20 22 22 23 24 25 25 26 30 30 31 32 33 33 34 36 36 37 40 41 41 42 44 44 45 46 47 47 50 52 52 53 54 55 55 56 Результат этой двойной операции изображен графически на рис. 2.9, а для 2 2 сигналов r - r и цифр сигнала переноса P в третий разряд устройства.

1 4 R В ы п о л н и в аналогичные двойные операции в третьем разряде, можно пред¬ 2 2 ставить цифровые множества сигналов r 1 - r 4 и цифр сигналов переноса P R в четвертый разряд устройства, что приведено на рис. 2.9, б в трехмерном циф¬ ровом пространстве.

б) Рис. 2. Результат умножения для k-го разряда устройства в матричной форме запи­ си:

0 k k k R =M R 7 A где k-1 k-i k 4 mi mi d d mi mi a a 4 Шз Шз m ШЗ k-i 4 mi 4 mi d 4 mi d d mi a (2.i.6) Шз m2 Ш Ш2 Ш ШЗ R Для k = 2 m i = (2 v... v 6), m 2 = (3 v... v 7), m 3 = (6v а 7) ;

I I I для k = m i = (2 v... v 6) (1 v... v 5У v (1 v... v 5) (3 v... v 7), m 2 = (3.v v 7) v 7 a 2, 2 2 I 2 i m 3 = (7 v 6) v (3 v... v 7) (5 v 6 v 7) и т.д.

2 I У м н о ж е н и е на константу «семь» для второго разряда умножения представ­ ляется данными табл. 2. i. 5.

Таблица 2.1. Перенос с A A x7 0 0 1 2 3 4 5 0 0 i 2 3 4 5 7 7 io ii i2 i3 i4 i i6 i6 i7 20 2i 22 23 25 25 26 27 30 3i 32 34 34 35 36 37 40 4i 43 43 44 45 46 47 50 5i 52 52 53 54 55 56 57 6i 6i 62 63 64 65 66 Результат этой двойной операции изображен графически на рис. 2. i 0, а для 2 2 сигналов s - s и цифр переноса P в третий разряд устройства.

i 4 S В ы п о л н я я такие ж е операции в третьем разряде, получаем цифровые мно 3 3 жества сигналов s i - s 4 и переноса P S в четвертый разряд устройства, что изо¬ бражено на рис. 2. i 0, б в трехмерном цифровом пространстве.

Результат аналогичных действий для k - г о разряда устройства можно запи¬ сать в матричной форме:

0k 7 A где m mi m2 m 3 k mi Ш2 m ШЬ m 3 m m4 mi Ш2 m i ШЬ m4 m m mi m i (2.i.7) m m m2 m mi Ш2 m i s 4 i i i i Для k=2 mi=a 2, m 2 = a 3, m 3 = a 4, m 4 = ( 5 v 6 v 7) ;

а для k = 2 2 2 m i = a 2 (0 v... v 5) v a i (2 v... v 7), Ш 2 = a 3 (0 v... v 6) v a 2 (3 v... v 7), i i i i 2 i2 2 m = a v a a, m = (5 v 6 v 7) v (5 v 6 v 7) a и т.д.

3 4 3 4 Анализ геометрических образов выходных сигналов синтезированного на¬ ми генератора кратностей при у м н о ж е н и и входного операнда на нечетные чис¬ ла «три», «пять», «семь» показывает, что эти образы на второй половине мно¬ гомерного цифрового пространства равны инверсии этих образов первой поло¬ вины этого пространства.

П р и у м н о ж е н и и входного операнда на четные числа «два», «четыре», «шесть» геометрические образы выходных сигналов на первой и второй поло¬ вине пространства одинаковые.

Это нашло отражение в формулах ( 2. i. 2 ) - ( 2. i. 7 ), определяющих покрытия этих геометрических образов логических функций выходных сигналов генера¬ тора кратностей.

П р и синтезе генератора кратностей с другими основаниями систем счисле¬ ния будет меняться ансамбль цифровых множеств, ф о р м и р у ю щ и х выходные сигналы разрядов, но принципы подхода к его синтезу, предложенные в [ 3 ], ос¬ танутся т а к и м и же, как представлено выше. П р и этом возможно не только двухступенчатое формирование выходных сигналов устройства, но и односту¬ пенчатое, когда в формулах ( 2. i. 3 ) - ( 2. i. 7 ) цифровые множества m ;

определя¬ ются непосредственно из входных сигналов разрядов операнда A, что дает возможность получить максимальное быстродействие генератора кратностей.

В связи с тем, что метод кратных множимого обладает максимально воз¬ м о ж н ы м быстродействием [26], применение в нем быстродействующих генера¬ тора кратностей и многовходовых сумматоров позволяет достигнуть предель¬ ного быстродействия устройств умножения. Таким ж е предельным быстродей¬ ствием обладает предложенный нами метод кратных делимого, который будет рассмотрен в следующем разделе, и в нем также используются генератор крат ностей и многовходовые с у м м и р у ю щ и е (вычитающие) устройства. Поэтому его быстродействие непосредственно зависит от быстродействия этих устройств.

Использование при этом больших оснований систем счисления, чем приве¬ дено в нашем примере, позволяет не только увеличить быстродействие опера¬ ции умножения и деления, но и повысить контролеспособность цифровых бло¬ ков, реализующих эти операции.

Контролеспособность рассматриваемых нами устройств обеспечивается ис¬ пользованием в них многофазных кодов либо кодов многомерных угловых цифровых множеств, которые, кроме того, позволяют создавать многовходовые быстродействующие сумматоры. Эти многовходовые сумматоры и генераторы кратностей являются неотъемлемой частью устройств у м н о ж е н и я и деления и поэтому определяют их контролеспособность и быстродействие.

П о с л е прочтения этого раздела заинтересованный читатель может удовле¬ творить свою любознательность с п о м о щ ь ю самостоятельного решения задач по синтезу таких устройств, где используются различные основания систем счисления и принципы их кодирования. П р и этом он оценит истину и красоту предмета синтеза устройств умножения, состоящих из генератора кратностей и многовходовых сумматоров.

2.2. Синтез устройств деления Х о т я о п е р а ц и я д е л е н и я не я в л я е т с я столь р а с п р о с т р а н е н н о й в с и с т е м а х у п р а в л е н и я э л е к т р о п р и в о д а м и, как с у м м и р о в а н и е или у м н о ж е н и е, ее осве¬ щ е н и е п р е д с т а в л я е т не т о л ь к о т е о р е т и ч е с к и й интерес.

И з известных технических решений м о ж н о выделить устройства для деле¬ ния, работающие в двоичном коде и реализующие методы деления с восстанов¬ лением и без восстановления остатка, и устройства, реализующие деление «об¬ х о д н ы м путем» с использованием у м н о ж е н и я или иной процедуры [23].

Все эти устройства деления двоичного кода основания n = 2 не позволяют получить высокого быстродействия и значительно уступают быстродействию, например операции умножения, которая представляет собой завершенную ло¬ гическую схему без элементов памяти и сдвига. П р и м е н е н и е этих устройств в системах с основанием больше двух потребует преобразований из одного кода в другой, что также уменьшает быстродействие операции деления. К р о м е того, такой принцип построения устройств деления нецелесообразен из-за перехода к неконтролеспособной системе счисления, какой является двоичная система счисления.

Устройство для деления с основанием системы счисления больше двух [i9], где деление выполняется через умножение делимого на число, обратное делите¬ лю, которое находится итерационным способом, может быть использовано и для многофазного принципа кодирования основания системы счисления. Однако оно отличается значительной сложностью и невысоким быстродействием вследствие необходимости выполнения операции полного деления в несколько циклов.

Классический метод деления без восстановления остатка изложен в [i7]. В этой работе авторов с м и р о в ы м и именами описан принцип построения делителя для системы счисления с основанием n, где сформулирован принцип обработки остатка (Bj): если B 0 (Bj 0), то из Bjn многократно вычитают (прибавляют) i делитель C до тех пор, пока знак разности (суммы) станет противоположным знаку величины Bj или пока количество произведенных сложений (вычитаний) не сделается равным (n - i ).

Устройство [29], реализующее этот способ деления для системы счисления n=2, выполнено в виде итеративной сети матрицы, составленной из одинаковых блоков, образующих L строк по числу разрядов частного, где в каждой строке содержатся m блоков по числу разрядов делителя, блок сигнала опережающего переноса и логический блок. Для ускорения операции сложения или вычитания каждый остаток Bj в каждой строке вычисляется в виде двух чисел: числа S, со¬ ставленного из поразрядных сумм Sj, и числа E, составленного из поразрядных переносов ej, где перенос в знаковый разряд строки, очередной разряд частного и у п р а в л я ю щ и й сигнал для следующей строки (сложить или вычесть) форми¬ руются при помощи схемы опережения переносов. П о сигналу блока переноса осуществляется операция сложения либо вычитания в блоках строк матрицы, где переход от операции вычитания к операции сложения осуществляется пере¬ водом делителя из прямого кода в дополнительный.

Аппаратурная сложность устройства при его реализации для систем счис¬ ления с основанием больше двух приведет к еще большему у с л о ж н е н и ю и по¬ тере быстродействия. Это связано с тем, что в каждой строке необходимо мно¬ гократно осуществлять операцию сложения либо вычитания (для двоичного ко¬ да это выполняется один раз).

В м е с т е с т е м классическое, известное из общеобразовательной ш к о л ы де¬ ление «углом», где элементарная операция деления выполняется последова¬ т е л ь н ы м подбором результата, может быть реализована без этого перебора, а непосредственно сразу с м а к с и м а л ь н ы м быстродействием [4, 5]. Структурная схема такого устройства приведена на рис. 2. i i.

Синтез устройства проведем на примере деления двух чисел A и B ( A - де¬ литель, B - делимое), представленных в пятифазном коде (n=i0). Примем, что оба операнда заданы в нормализованном виде, когда в старших разрядах со¬ держится сигнал, отличающийся от ц и ф р ы 0. Пусть делимое содержит семь разрядов, делитель содержит три разряда, а результат деления выдается в семи разрядах.

1 2 В х о д н ы е ш и н ы трех разрядов делителя A(A, A, A ) соединены с входом генератора кратностей, выходные ш и н ы которого содержат кратные делителя:

A x i, Ax2=C, Ax3=D, Ax4=E, Ax5=F, Ax6=G, Ax7=H, Ax8=J, Ax9=L.

Цифровой блок первой строки осуществляет деление числа, заданного стар¬ 7 6 ш и м и разрядами делимого B, B, B, на делитель и результат деления, который Таким образом, синтезированное устройство для деления благодаря парал­ лельному выполнению операции элементарного деления в цифровом блоке стро­ ки, где результат операции формируется без итеративного подбора, позволяет по лучить высокое быстродействие. При этом быстродействие операции деления эк­ вивалентно операции умножения, реализующее метод кратных множимого, кото­ рый, как известно [27], является одним из наиболее сильных аппаратных методов.

В ы п о л н я я все представленные в ы ш е п р о ц е д у р ы синтеза, м о ж н о создать устройство деления для л ю б ы х оснований систем счисления и л ю б ы х принци¬ пов кодирования этих о с н о в а н и й.

О д н и м из таких устройств является схема [5], где принят двоичный прин­ ц и п кодирования основания п=8. Работа этой схемы поясняется рис. 2.14.

Ах2 АхЗ Ах4 Ах5 Ахб Ах S S S S s S X 1 2 0 3 5 6 Xl x x Рис. 2. Здесь в цифровом блоке строки используется промежуточный «интеграль­ ный» код S(s,..., s ), сигналы которого определяются в соответствующих узлах 1 сравнения по следующим неравенствам: А s, А х 2 s,..., А х 7 s, а связь 1 2 между этими сигналами и выходными определяется простыми зависимостями:

x = s s v s s v s s v s;

x = s s v s;

x = s.

1 1 3 3 4 5 6 7 2 2 4 6 3 2.3. Синтез реверсивных счетчиков Схемы счетчиков и делителей частоты находят самое широкое применение в электроприводах и системах энергоснабжения, где они используются при формировании многофазных напряжений, обработке сигналов с датчиков об¬ р а т н ы х связей и в целом ряде других ц и ф р о в ы х узлов.

Структура многофазного кода позволяет создавать достаточно простые схе¬ м ы счетчиков, которые могут быть построены на различных типах триггеров:

R S, J K, D, D V и других. Схемы делителей-счетчиков отличаются много­ образием вариантов и названий [28, 30, 20, 18], из которых наиболее часто встречаются названия «счетчик лента Мебиуса», «счетчик с кодом Либау Крейга», «счетчик на регистре с перекрестными связями», «кольцевой счетчик», «кодовое кольцо», т.е. названию счетчика приписывают ф а м и л и ю автора счет­ чика либо автора кода, либо сам код.

Здесь необходимо внести ясность. М н о г о ф а з н ы й код ведет свою историю с начала X I X в., когда появились в электротехнике многофазные напряжения, пи­ т а ю щ и е электродвигатели переменного тока. Е с л и в многофазных напряжениях положительную полуволну принять за логическую единицу, а отрицательную за логический нуль, то при нечетном числе фаз сдвиг между сигналами много­ фазного кода равен 2n/m, а при четном числе фаз - n/m.

W. H. Libaw и L. J. Craig в предложенной и м и схеме преобразователя угол код применили сдвиг фаз между сигналами для нечетного числа фаз при m= т а к и м же, как для четного числа фаз. Таким образом, код Либау - Крейга отли­ чается от многофазного кода и кодов счетчиков [7-13] только сдвигом фаз ме­ жду его сигналами: код Либау - Крейга - n/m, многофазный код - 2n/m, а код, предложенный в [7] для применения в кольцевых управляемых по внешнему цифровому сигналу делителях-счетчиках, имеет сдвиг фаз - 2n(m-1)/m.

Н а рис. 2.15 приведены соотношения между сигналами этих кодов соответ­ ственно для m=3, m=5 и m=4. Л ю б о й из этих кодов исторически правильно на¬ зывать многофазным, а при необходимости уточнения указывать угол между фа¬ зами. П р и этом следует отметить, что почти во всех литературных источниках не делается отличий в выполнении счетчиков многофазного кода при четном и не¬ четном числе фаз. Однако счетчики на четном и нечетном числе триггеров име¬ ю т различную структуру и достоверность функционирования. Например, счет¬ m чик трехфазного кода (m=3) имеет ( 2 - 2)=2 нерабочих состояния, в которых он может находиться сколь угодно долго, а счетчик четырехфазного кода, у которо¬ го восемь нерабочих состояний, не имеет устойчивого нерабочего цикла.

Основная проблема, которую приходится решать при синтезе делителей счетчиков многофазного кода, - устранение нерабочих состояний. Ч и с л о этих состояний зависит от основания системы счисления и совпадает с избыточно¬ стью кода, в к о т о р о м работает счетчик. Ч е м б о л ь ш е фазность делителя счетчика, т е м б о л ь ш е у него у с т о й ч и в ы х нерабочих состояний и т е м сложнее обеспечить его устойчивость.

Н а рис. 2.16 приведена схема т р е х ф а з н о г о делителя-счетчика, в ы п о л н е н ­ ного на RS-триггерах, к о т о р ы е соединены м е ж д у собой вентилями в два коль¬ ца. П е р в о е кольцо образовано вентилями, которые соединяют левые плечи триггеров с входами п о с л е д у ю щ и х триггеров. В т о р о е кольцо образуют венти¬ ли связи, к о т о р ы е соединяют правые плечи т р и г г е р о в с входами п о с л е д у ю щ и х триггеров. Н а у п р а в л я ю щ и е в х о д ы вентилей связи первого и второго кольца подаются соответственно тактовые импульсы а и р. Е с л и триггеры счетчика находятся в состоянии, соответствующем ц и ф р е 0 (см. рис. 2.16), т о т а к т о в ы й импульс а у с т а н о в и т п е р в ы й триггер в п р о т и в о п о л о ж н о е п о л о ж е н и е с т р е т ь и м триггером, что соответствует ц и ф р е 1, с л е д у ю щ и й т а к т о в ы й импульс Р уста¬ новит второй триггер в п р о т и в о п о л о ж н о е п о л о ж е н и е с п е р в ы м триггером, что соответствует ц и ф р е 2, и т.д.

0 3 1 ai Ф=Л/З а а ai Ф=2Л/З а а ai а ф=4л:/ а 3 а) 2 0 3 5 6 7 1 ai a &3 ф=7г/ а ai а а ф=2л/ а а ai а а ф=8л/ а б) 0 3 5 6 1 ai Ф=Л/ а а а Рис. 2. Э т о т т р е х ф а з н ы й д е л и т е л ь - с ч е т ч и к и м е е т два у с т о й ч и в ы х н е р а б о ч и х со­ стояния: первое с о с т о я н и е а =а2=аз=0* с о о т в е т с т в у е т о д н о в р е м е н н о м у п о я в ­ л е н и ю на в ы х о д е ч е т н ы х ц и ф р о в ы х с и г н а л о в 0, 2, 4, а в т о р о е с о с т о я н и е а = а = а = 1 * - одновременному появлению нечетных цифр 1, 3, 5.


1 2 а1 аз аз а 7^ Ф=4п/ 1 1 X & ок & ок & ок| а & ок & ок & ок| Hz Рис. 2. П е р е х о д из нерабочих состояний в рабочие, а также установление устойчи­ вых нерабочих циклов определяются временными соотношениями между пере­ к л ю ч е н и я м и триггеров. Е с л и обозначить времена переключения триггеров со­ ответственно t, t, t, предполагая, что время переключения каждого триггера 1 2 из 0* в 1* и из 1* в 0* одинаково, то можно выделить следующие тринадцать соотношений: T1(t1 t2 t3), T2(t2 t3 t0, T3(t3 t1 t2), T4(t2 t3 t1), T (t2 t1 t3), T6(t1 t3 t2), Ty(t1 t2 t3), Tg(t1=t2 t3), T9(t2= t3 t1), T1o(t1 t2=3), T ( t 2 t3= t1), n T12(t3 t2= t1), T13(t1= t2= t3).

Н а рис. 2.17 приведен граф переходов трехфазного делителя-счетчика, на котором состояния счетчика обозначены эквивалентными им цифрами 0-5. Из графа переходов видно, что при определенных временных соотношениях дели¬ тель-счетчик имеет устойчивый нерабочий цикл.

С увеличением числа фаз растут количество устойчивых нерабочих циклов и число состояний в этих циклах. Д л я устранения нерабочих состояний требу¬ ется применение специальных мер.

Р а с с м о т р и м построение делителей-счетчиков на четном числе триггеров.

о Р( XiVX5VX VXi2) а ( X VX VX VX ) а ( X VX VX VX ) 3 4 8 10 2 5 7 Р( X VX VX VX ) 2 5 7 Р( X3VX4VX8VX10) а ( X VX VX VX ) 1 5 9 Рис. 2. Н а рис. 2.18 приведена схема четырехфазного делителя-счетчика, которая содержит четыре RS-триггера, соединенных между собой вентилями связи.

a1 a2 аз а 11Г в а Рис. 2. Представленный счетчик не имеет замкнутых колец, а вентили образуют две группы: на управляющие входы вентилей первой группы подается такто­ вый импульс а, а на у п р а в л я ю щ и е входы второй группы - импульс р. Е с л и триггеры находились в состоянии, соответствующем цифре 0 (см. рис. 2.15, в), то тактовый импульс а установит первый триггер в положение, противополож¬ ное четвертому триггеру, что соответствует цифре 1. С л е д у ю щ и й тактовый им­ пульс Р установит второй триггер в одинаковое положение с первым, что соот¬ ветствует цифре 2, и т. д.

К а ж д ы й т а к т о в ы й и м п у л ь с у с т а н а в л и в а е т один из т р и г г е р о в в о д и н а к о ­ вое п о л о ж е н и е с п р е д ы д у щ и м т р и г г е р о м. И с к л ю ч е н и е составляет п е р в ы й триггер, к о т о р ы й у с т а н а в л и в а е т с я в п р о т и в о п о л о ж н о е п о л о ж е н и е с четвер¬ тым триггером.

И з графа переходов четырехфазного делителя-счетчика (рис. 2.19) видно, что схема не имеет устойчивых нерабочих состояний и переход из нерабочих состояний в рабочее состояние не зависит от соотношения времен переключе¬ ния триггеров.

Однако уже следующая по количеству фаз схема на четном числе триггеров (шестифазный делитель-счетчик) имеет устойчивые нерабочие состояния и сложный граф состояния [24], где выход из нерабочего состояния без принятия специальных мер невозможен.

Рис. 2. 1 Устранить устойчивые нерабочие состояния делителей-счетчиков м о ж н о увеличением числа тактовых импульсов. Например, шестифазный делитель счетчик при трехтактовых импульсах не имеет устойчивых нерабочих циклов [25]. П р и таком способе построения структуры выход из нерабочего состояния осуществляется в несколько тактовых импульсов, что не всегда приемлемо.

Другой предложенный в [13] способ ликвидации нештатных состояний использование блокировки триггеров делителя-счетчика определенными циф¬ р о в ы м и сигналами. Сущность работы такой схемы поясняется рис. 2.20, а, где представлены трехфазные сигналы а1, а2, а3 делителя-счетчика и соответст¬ в у ю щ и е им ц и ф р ы 0-5, а звездочками отмечены соответствующие блокировки триггеров.

а а -а!

а) а •й- а а3 * а -а П П П П 3 I 3 3 П _ 8 0 1 2 3 4 5 6 б) Рис. 2. 2 П р и цифре 0 второй триггер устанавливается в положение 0*, при цифре третий триггер устанавливается в положение 0*, а при цифре 2 первый триггер устанавливается в положение 1* и т.д. Граф переходов такого делителя счетчика содержит только рабочие состояния, соответствующие цифрам 0-5.

П р и увеличении числа фаз блокировки триггеров от всех цифр использо¬ вать нельзя, поскольку это приводит к возникновению состязаний в схеме дели¬ теля-счетчика. Здесь возможно использовать только частичную блокировку.

Н а рис. 2.20, б показаны сигналы а, а триггеров пятифазного делителя 1 счетчика и соответствующие им цифры 0-9. П р и цифре 0 второй и четвертый триггеры устанавливаются в положение 0*, а при цифре 4 - первый и третий триггеры устанавливаются в положение 1* и т. д.

Использование таких частичных блокировок исключает опасные состязания в схеме пятифазного делителя-счетчика, что иллюстрируется графом переходов Рис. 2. на рис. 2.21, где пунктирными линиями обозначены возможные переходы при описанных блокировках. Введение блокировок ликвидирует устойчивые нера¬ бочие состояния, но переход из нерабочих состояний в рабочие может осуще¬ ствляться в течение нескольких тактов входных импульсов, что является недос¬ татком схемы.

Н и один из рассмотренных методов не обеспечивает решения задачи устой¬ чивости делителей-счетчиков многофазного кода в общем случае. Р е ш е н и е проблемы устойчивости заключается во включении в обратную связь блока ис¬ правления ошибок, где в ы х о д ы триггеров в m-фазном делителе-счетчике со­ единяются с блоком исправления ошибок на входе устройства [14]. В пределах корректирующей способности блок исправления может исправлять ошибки оп¬ ределенной кратности, а также комбинации ошибок. Е с л и имеется информация о вероятностях возникновения ошибок разной кратности, то этот блок целесо¬ образно ориентировать на наиболее вероятный тип ошибок, поскольку выпол¬ нить его для возможного максимального количества о ш и б о к достаточно слож¬ но. П р и н ц и п ы синтеза блоков исправления о ш и б о к будут рассмотрены в сле¬ д у ю щ е й главе.

В электроприводах широко используются реверсивные делители-счетчики, поэтому необходимо рассмотреть построение таких устройств в многофазном коде.

И м е ю т с я три основных способа реверсирования счетчиков в цифровой тех¬ нике. П е р в ы й из них заключается в использовании счетчика с двумя входами.

П о д а ч е тактовых импульсов на один вход соответствует одно направление сче¬ та, а изменение направления счета происходит при подаче тактовой частоты на другой вход. П р и втором способе счетчик имеет шину тактовой частоты и ши¬ н ы суммирования и вычитания. Н а первую шину подаются тактовые импульсы, а на одну из остальных ш и н - р а з р е ш а ю щ и й сигнал.

Оба способа имеют невысокую помехоустойчивость, поскольку при пере¬ ключении тактовых сигналов с одного входа на другой, а также переключении сигнала с ш и н ы суммирования на шину вычитания либо наоборот в счетчике имеется вероятность сбоя. П о этой причине нежелательно использование таких реверсивных делителей-счетчиков в системах управления электроприводами, где переключение с режима на р е ж и м происходит довольно часто.

Более н а д е ж н ы м в этом отношении является разработанный нами [7-9, 11, 12, 15] третий способ осуществления реверса, который заключается в измене¬ нии порядка следования тактовых импульсов. Пусть имеются четыре последо¬ вательности тактовых импульсов а, в, а', в', диаграммы которых показаны на рис. 2.22, а, б.

О н и подаются на делитель-счетчик по четырем шинам. П о с т р о е н и е такого делителя-счетчика на л ю б о м числе триггеров не вызывает затруднений. Д л я этого он д о л ж е н иметь не два, а четыре рабочих кольца, причем при порядке следования т а к т о в ы х импульсов ( а, в, а', в', а и т.д.), п о к а з а н н о м на рис. 2.22, а, р а б о ч и м и я в л я ю т с я кольца, в к о т о р ы е п е р в ы м и поступают им¬ пульсы а и а'. П е р е к л ю ч е н и е триггеров в делителе-счетчике осуществляется в порядке возрастания э к в и в а л е н т н ы х цифр. П р и изменении порядка следования импульсов, п о к а з а н н о м на рис. 2.22, б, р а б о ч и м и становятся кольца, в которых подаются и м п у л ь с ы в и в', и переключение т р и г г е р о в осуществляется в по¬ рядке у б ы в а н и я цифр.

П р и м е р о м реверсивного делителя-счетчика, работающего по описанному в ы ш е принципу, является двухфазный делитель-счетчик на двух R S триггерах, схема которого приведена на рис. 2.23, а диаграммы входных сигналов и сигна¬ лов триггеров а1 и а2 показаны на предыдущем рисунке.

Такой делитель-счетчик имеет четыре устойчивых состояния, закодирован¬ ных цифрами 0-3, а переключение триггеров осуществляется импульсами а и а ' при суммировании и импульсами в и в' - при вычитании, как это показано на рис. 2.22, где в режиме суммирования выходные цифровые сигналы изменяют¬ ся в прямой последовательности 0-3, а в режиме вычитания - в обратной по¬ следовательности 3-0. П р и смене режима работы происходит смена кода сиг¬ нала второй фазы по закону а -» а, а сигнал первой фазы а не меняется.

2 2 а) 1 0 а а Р а' а ai б) 2 3 Рис. 2. Анализ работы предложенных реверсивных делителей-счетчиков показыва­ ет, что они обладают такой ж е устойчивостью, как и их нереверсивные вариан­ ты, и м е ю щ и е вдвое меньшее количество шин. П о э т о м у при проектировании ре­ версивного делителя-счетчика достаточно знать его нереверсивный вариант, а дальнейшие действия будут заключаться в устранении нерабочих состояний делителя-счетчика и установке средств для реверсирования.

Различные области применения делителей-счетчиков многофазного кода обусловили многообразие их структур и оснований кода в отдельных разрядах.

П р и м е р ы построения таких структур для инверторов с ц и ф р о в ы м формирова­ нием и регулированием их в ы х о д н ы х напряжений, ц и ф р о в ы х преобразователей угла и скорости, а также других устройств электроприводов постоянного и пе¬ ременного тока будут рассмотрены в следующих разделах.

Все применяемые здесь многоразрядные делители-счетчики представляют собой последовательную цепочку различных делителей в общем случае с раз¬ н ы м основанием системы счисления, чаще всего соединенных при п о м о щ и со¬ г л а с у ю щ и х делителей на двух триггерах.


Б ы с т р о д е й с т в и е о д н о г о м н о г о ф а з н о г о делителя-счетчика, как о т м е ч а л о с ь в ы ш е, б о л ь ш е, чем у д в о и ч н о г о с ч е т ч и к а равного основания. О д н а к о после¬ д о в а т е л ь н о е с о е д и н е н и е р а з р я д о в и здесь с н и ж а е т б ы с т р о д е й с т в и е многораз¬ р я д н о г о д е л и т е л я - с ч е т ч и к а м н о г о ф а з н о г о кода, что в ряде случаев нежела¬ тельно.

Для большей наглядности на рис. 2.26 показаны графические соотношения между в х о д н ы м и сигналами а и сигналами выходного кода a - a, представ­ 1 л я ю щ и е основание системы счисления n = 2m =18. Сигналы этого кода явля¬ ются разновидностью многофазного кода и имеют между собой фазовый сдвиг в 2n(m - 1)/m радиан.

№ 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 а а a аз — а К=9 а5 — аб а7 — а a Рис. 2. Очевидно, что здесь выходной частотный сигнал а = а. 9 Поскольку число 9 кратно з, то не представляет труда сформировать сигна¬ л ы многофазного кода для деления на три непосредственно из сигналов девя тифазного кода, например в записи Либау - Крейга для основания n = 6. Это следующие сигналы:

а'1 = а 2 а 5 а2 а8 а v v а'2 = а з а б а9 аз аб v v а'з = а 4 а 7 а1 а4 а1 а7, v v а выходной частотный сигнал такого делителя-счетчика определяется выраже¬ нием а з = а'з = а'з = а 4 а 7 v а1 а 4 v а1 а7.

Для деления входной частоты на (m - у ) из ансамбля R S триггеров должно быть исключено их четное число у.

Н а рис. 2.27 приведен фрагмент принципиальной схемы делителя-счетчика для уменьшения его коэффициента деления на у.

П р и наличии сигнала 1* на вторых входах элементов И-НЕ, например с от¬ к р ы т ы м коллекторным выходом, R S триггер с номером у будет дублировать все переключения R S триггера перед этой группой триггеров. Последний триггер будем называть полностью ведущим для триггера с номером у и обозначать, например, i (1*, 0*) — у.

Остальные R S триггеры группы у будут переключаться в определенном по¬ рядке, задаваемом алгоритмом переключения делителя-счетчика.

i +у •• • i 1* i — i+у 43 0* i — i+у Рис. 2. Таким образом могут быть реализованы все следующие нечетные коэффи¬ циенты деления m = 7, 5, 3.

Пропустив процедуру составления таблиц переключения R S триггеров управляемого делителя-счетчика, которые выполняются аналогично табл. 2.4.1, покажем графически соотношения между в х о д н ы м и сигналами а и сигналами № 0 1 2 3 4 5 6 7 8 9 10 11 12 а a a аз a К=7 a a a a a Рис. 2. Для деления на семь (рис. 2.28) сигналы а - а представляют цифры основа­ 1 ния n = 14, а другие сигналы определяются зависимостями а = а, а = а. П р и 9 7 8 этом выходной частотный сигнал а = а. 7 Для деления на пять (рис. 2.29) сигналы a 1 - a 5 представляют цифры основа¬ ния n = 10, а другие сигналы определяются зависимостями a 9 = a 5, a 8 = a 3, a 7 = a2.

П р и этом выходной частотный сигнал а = а. 5 Для деления на четное число (m - у/2) в схеме рис. 2.27 необходимо убрать одну из связей i-го R S триггера с триггером под номером у. Например, триггер у будет всегда совпадать с частично ведущим триггером только тогда, когда он находится в положении 1*. Это состояние записывается с л е д у ю щ и м образом:

i (1*) — у. Очевидно, что в схеме возможно использовать и другое состояние i (0*) — у. В дальнейшем будем рассматривать только первый вариант соеди¬ нения.

№ 0 1 2 3 4 5 6 7 8 а а а аз а К=5 а аб а а Рис. 2. Д л я д е л е н и я на в о с е м ь в с х е м е н е о б х о д и м о у с т а н о в и т ь с о е д и н е н и е 7 (1*) — 9, тогда р е ж и м работы делителя-счетчика будет определяться табл. 2.4.2.

Таблица 2.4. Триггеры № Кольцо 6 8 1 2 з 4 5 Л 0 0 0 1 0 0 Пр 1 0 1 0 1 0 Л 2 0 0 0 0 Пр 3 0 0 1 0 Л 4 0 0 0 Пр 5 0 0 0 Л 6 0 0 0 0 0 Пр 7 0 0 0 Л 8 0 0 0 0 Пр 9 0 0 0 Л 10 0 0 0 0 1 Пр 11 0 0 0 1 1 Л 12 0 0 0 1 1 Пр 13 0 0 1 0 1 1 Л 14 0 0 0 1 1 Пр 15 0 0 1 0 Графические соотношения между входными сигналами и сигналами кода а - а, определяющие основание системы счисления n = 1 6, приведены на 1 рис. 2.з0.

В этом случае все сигналы синтезированного кода а - а определяют осно­ 1 вание системы счисления n = 16. В записи Либау - Крейга эти многофазные сигналы представляются с л е д у ю щ и м образом:

а'1 = а 1 а 2, а ' 2 = а з а 2, а ' з = а з а 4, а ' 4 = а 5 а 4, а ' 5 = а 5 а 6, а ' 6 = а 7 а 6, а ' 7 = а 7 а 8, а^8 = а 1 а 9.

П р и этом выходной частотный сигнал делителя-счетчика определяется за¬ висимостью а 8 = а ! я = = а1а9.

Поскольку число 8 кратно 4 и 2, то несложно сформировать сигналы систем счисления оснований n =8 и n =4.

№ 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 а а a аз a К=8 a a a a a Рис. 2. Для деления на четыре м о ж н о непосредственно из сигналов девятифазного кода получить четырехфазный код, например в записи Либау - Крейга для ос¬ нования n = 8. Это следующие выражения:

а'1 = а 2 а б v а 1 а 5, а ' 2 = а 7 а 3 v а б а 2, а ' 3 = а 4 а 8 v а 3 а 7, а ' 4 = а 9 а 5 v а 8 а 4, а частотный выходной сигнал делителя-счетчика определяется выражением а 4 = а'3 = а 5 а1 v а 4 а 8.

Для деления на два м о ж н о также непосредственно из сигналов девятифаз ного кода получить двухфазный код, например в записи Либау - Крейга для ос¬ нования n = 4. Это выражения:

а'1 = а 2 а 4 v а б а 8 v а 1 a з v а 5 а 7, а'2 = а5 а 3 v а 9 а 7 v а4 а8 аб, а частотный выходной сигнал делителя-счетчика определяется выражением а 2 = а'2 = а3 а 1 v а 7 а5 v а 2 аб а4.

Получение коэффициента деления на шесть можно реализовать двумя вари¬ антами перестройки схемы делителя-счетчика. П е р в ы й вариант выполнения оп¬ ределяется установкой соединения 3 (1*) — 9, а второй - двумя соединениями 7 (1*, 0*) — 9, 5 (1*) — 7. Для реализации выберем первый вариант соединения.

Н а рис. 2.31 приведены соотношения между в х о д н ы м и сигналами а и сиг¬ налами кода а 1 - а 9, определяющие основание системы счисления n = 12.

№ 0 123 4 5 6 7 8 9 1 0 1 а а а а а К=6 а а а а а Рис. 2. Тогда сигналы шестифазного кода в записи Либау - Крейга представляются с л е д у ю щ и м и выражениями:

а'1 = а 2 а 8, а ' 2 = а 9 а з, а ' з = а 4 а 1, а ' 4 = а 2 а 5, а ' 5 = а 6 а з, а ' 6 = а 7, а частотный выходной сигнал делителя-счетчика определяется выражением а 6 = ал = Алгоритм выполнения логического блока, который должен будет по внеш¬ ним цифровым сигналам управлять р е ж и м о м работы делителя-счетчика, т. е.

изменять его коэффициент деления, ясен из изложенного в ы ш е и определяется табл. 2.4.з.

Таблица 2.4. Соединение в схеме делителя-счетчика Входной Кд код з (1*) — 9 5 (1*) — 9 5 (0*) — 9 7 (1*) — 9 7 (0*) — 1 2 з з 4 5 6 7 И з данных этой таблицы ясно, как реализуется принципиальная схема логи¬ ческого блока, управляющего р е ж и м о м работы делителя-счетчика.

П р и этом необходимо отметить, что число режимов работы управляемого делителя-счетчика, охватывающее все коэффициенты деления от единицы до m, определяется зависимостью (m + 1)/2. Так, для представленного в ы ш е дели¬ теля-счетчика (m = 9) это пять режимов: 9(з), 8(4,2), 7, 6, 5. Для одиннадцати фазного делителя-счетчика (m = 11) это шесть режимов работы: 11, 10(5, 2), 9(з), 8(4,2), 7, 6 и т.д., где кратные частоты получаются без изменения основ¬ ного режима работы.

Остановимся на выполнении коммутаций выходных цифровых сигналов кода при изменении коэффициентов деления и соответственно оснований сис¬ т е м счисления разрядов многоразрядного делителя-счетчика многофазного ко¬ да. Пусть при этом цифровой код разрядов представляется в многофазном коде записью Либау - Крейга.

П р и делении на нечетное число это будут непосредственно сигналы R S триггеров, записанные в определенной последовательности.

П р и делении на четное число это будут синтезированные сигналы, опреде¬ ляемые логическими схемами по приведенным в ы ш е выражениям. Э т и логиче¬ ские выражения приведены в табл. 2.4.4, где последние сигналы каждой колон¬ ки определяют также сигнал а выходной частоты делителя-счетчика.

П р и делении входной частоты на девять (код управляющего цифрового сигнала соответствует цифре 7 ) все девять выходных ш и н определяют код b числа делителя-счетчика.

П р и делении входной частоты на восемь (код управляющего цифрового сигнала соответствует цифре 6 ) только восемь выходных ш и н определяют код b числа делителя-счетчика и т. д. вплоть до деления на два, когда д в е выходные ш и н ы определяют этот код.

Принципиальная схема логического блока, реализующего алгоритм, пред¬ ставленный табл. 2.4.4, приведена на рис. 2.32.

Таблица 2.4. В х о д н о й код 0ь 2ь 3ь 4ь 6b 7ь 1b а2а8 3 а2а1 а'1 a 2 a 4 v a 6 a 8 v a l a з v a 5 a 7 1 a2a6val а5 а2 а2 а а9аз / а а а'2 a 5 a з v a 9 a 7 v a 4 a 2 v a 8 a 6 5 а3 a7aзva6a.2 6 аз аз аз Выходной код а а 10 а а 1 а4 а 43 а а'3 a4a8vaзa7 9 а4 4 1 а'4 а2а513 а4а a 9 a 5 v a 8 a 4 12 а 5 а а6а а6 а а а' а6а а'б а7 а7 а а8а718 а а' а9а119 а. а' а'9 а В схеме блока используются десять мультиплексоров M S - M S и преоб¬ 1 разователь входного кода ПК.

М у л ь т и п л е к с о р ы M S - M S, M S являются коммутаторами из 8 в 1;

M S, 1 5 10 M S - коммутаторами из 4 в 1;

M S, M S - коммутаторами из 2 в 1. П р и ч е м 7 8 мультиплексоры M S 3 - M S 9 имеют каждый выходную шину с тремя устойчи¬ в ы м и состояниями.

Р я д о м с входными информационными ш и н а м и первых девяти мультиплек¬ соров написаны светлым ш р и ф т о м взятые из табл. 2.4.4 номера сигналов в коде Либау - Крейга, а информационные сигналы, совпадающие с сигналами R S триггеров делителя-счетчика, представлены непосредственно.

Н а выходных шинах преобразователя кодов входной двоичный код B(b, b, 1 b ) преобразуется в сигналы интегрального кода L = 0 v... v 6, L = 0 v... v 3 1 5,..., L = 0 v 1, L = 0. П р и наличии этих сигналов на управляющих входах соот­ 6 ветствующих мультиплексоров M S - M S их выходные ш и н ы отключаются. 3 Таким образом, п р и входном цифровом коде ц и ф р ы 0 будут использованы B только выходные сигналы M S, M S соответственно на выходных ш и н а х 1 и 2;

1 при входном цифровом коде ц и ф р ы 1b будут использованы выходные сигналы M S 1, M S 2, M S 3 соответственно на выходных шинах 1, 2 и 3 и т. д. вплоть до цифрового входного кода ц и ф р ы 7b, когда будут п о д к л ю ч е н ы к в ы х о д н ы м ши¬ нам 1-9 сигналы мультиплексоров M S 1 - M S 9.

Десятый мультиплексор M S 1 0, где его информационные входы соединены с в ы х о д н ы м и ш и н а м и мультиплексоров M S 2 - M S 9, а входы выбора данных - с входами ш и н двоичного кода B ( b 1, b 2, b 3 ), служит для формирования частотного выходного сигнала а делителя-счетчика.

Ьз Ь2 b тс 2 2 2 II 1 1I 1 1 M S I |_ — — — а 8а 7а 6 Ьз b2 b1 з з з MS В а 11 а 10 а 9а Ь Ь Ь З 2 1 4 4 4 ы M S з х з о '— ч а5 14 а5 1з а5 Ьз b2 b д M S 4 5 ' '' "Mr !I" ! M н ы е MS а 6 16 а 6 15 а Ьз b2 b ц и ф 11 1 1 M S р о в Ь Ь а 1 8 а TV/ГС 21 8 ы MS е 7 ш и Н 8 | ы 9 b2 b1 J ( | MS 1 а Рис. 2.з Таким образом, проведен синтез управляемого делителя-счетчика, который позволяет получить выходной частотный сигнал с неизменным для заданного коэффициента деления периодом и цифровым в ы х о д н ы м кодом, и з м е н я ю щ и м соответствующим образом основание системы счисления, оставаясь при этом во всех режимах многофазным.

Ничто не является для нас более нагляд­ ным, чем фигура, ибо ее можно осязать и ви­ деть.

Декарт Числа повторяют пространство, хотя так от него отличны.

Паскаль Глава КОНТРОЛЕСПОСОБНОСТЬ ПОЗИЦИОННЬГХ СИСТЕМ СЧИСЛЕНИЯ П р о б л е м а синтеза высоконадежных систем управления электроприводами и комплексами энергоснабжения, состоящими из большого количества аналого­ вых и цифровых электронных блоков, приобретает все большее значение.

О д н и м из основных и перспективных путей достижения высоких показате­ лей надежности таких комплексов является их синтез на базе использования самопроверяемых электронных блоков. П р и ч е м электронные блоки современ¬ ных электроприводов становятся все более сложными.

Самопроверяемость в этом случае есть свойство обнаружить, а в л у ч ш е м случае и устранить неисправности как в основной, так и во встроенной аппара¬ туре контроля. П р и ч е м эти операции д о л ж н ы выполняться в режиме реального времени без прогонки специальных тестов или имитации неисправных состоя¬ ний. Такой подход не исключает прогонки специальных тестов до момента включения электропривода для определения его готовности к выполнению не¬ обходимых функций.

Аналогичные задачи стоят достаточно давно и перед разработчиками Э В М, где использование самопроверяемых схем встроенного контроля позволяет из¬ бежать проблемы «контролера над контролером» и свести в идеале неконтро­ лируемое ядро системы к нулю [9].

Р е ш е н и е этой проблемы для Э В М далеко до завершения, хотя ограничива­ ется в основном пока только задачей обнаружения неисправностей. Это объяс¬ няется большой сложностью решения задач самоконтроля, где средства дости¬ жения отказоустойчивости очень разнообразны. В ы б о р средств обеспечения отказоустойчивости зависит и от условий применения, и от требований к пока¬ зателям надежности систем, а обоснование выбора средств весьма затрудни¬ тельно. П р и этом следует учитывать, что обычно Э В М работают в «тепличных»

условиях внешних помех, а использование электронных блоков, например, в электроприводах далеко от таких «тепличных» условий.

Отказоустойчивость электронных блоков и системы в целом достижима не только с п о м о щ ь ю обеспечения самопроверяемости, а также самым распро¬ страненным способом - резервированием, в частности использованием мажо¬ ритарных структур либо п о л н ы м поэлементным резервированием блоков.

Однако резервирование, которое устраняет последствия полного выхода из строя какого-либо элемента схемы, не может служить гарантией з а щ и т ы от все­ возможных видов кратковременных сбоев в схеме. Поэтому создание высоко­ надежных схем заключается в сочетании резервирования и использовании из­ быточных кодов, позволяющих обнаруживать и даже исправлять о ш и б к и при передаче, хранении и выполнении определенных логических и арифметических операций над сигналами.

С а м ы м простым решением задачи контролеспособности цифровых уст­ ройств является использование двухпроводных кодов. И м е н н о в применении этих кодов ряд исследователей видит решение вопроса контролеспособности Э В М [12, 5].

В двухпроводном коде каждый информационный разряд дополняется еще одним разрядом, причем значение сигнала в дополнительном разряде противо¬ положно значению сигнала в информационном разряде, т. е. он является его ин¬ версией. Следовательно, для двухпроводного кода кодовыми словами A явля¬ ются слова, у которых каждый информационный разряд и соответствующий ему дополнительный разряд имеют противоположные значения, т.е. 0*1* или 1*0*. О ш и б о ч н ы м является слово, у которого найдется по крайней мере одна такая пара разрядов, где информационный и дополнительный разряды совпа¬ дают. Для определения работоспособности какого-либо вычислительного блока либо комплекса в целом необходимы два условия. Первое из них заключается в том, что информационные и дополнительные разряды существуют независимо один от другого на всем протяжении от входа устройства до его выхода, а не образуются простым инвертированием сигналов при их передаче между узлами или блоками схемы. Второе обусловлено тем, что каждый функциональный узел выполняется для получения раздельно информационных и дополнитель¬ ных разрядов.

Отмеченное поясняется рис. 3.1, а, где приведены информационные A, B и дополнительные A, B сигналы, поступающие в два функциональных блока: Ф, х Ф. Блоки формируют соответственно функционалы информационных F и д о ­ полнительных F сигналов. Связь между сигналами F и F поясняется их геомет­ рическим образом (рис. 3.1, б) в многомерном цифровом пространстве, напри¬ мер операнд A и B.

Правильность работы любого функционального блока и комплекса в целом будет определяться несовпадением соответствующих информационных и до¬ полнительных разрядов на входе и выходе этого блока. Такое построение лю¬ бого цифрового устройства требует дополнительной установки оборудования, но дает полную гарантию его работоспособности.

Несмотря на кажущуюся тривиальность представленного решения самокон¬ троля, оно весьма продуктивно, а в сочетании с другими контролеспособными кодами позволяет не только обнаруживать, но даже исправлять большой класс ошибок.

В самом деле, двухпроводность может быть применима для любого типа кода, как контролеспособного, так и неконтролеспособного, например двоично­ го.

A, A B, B A, A в, B Рис. 3. В случае применения двухпроводности для контролеспособного кода, на¬ пример многофазного, она увеличивает его возможности по исправлению и об­ наружению ошибок. И м е н н о этот принцип сочетания кодов используется нами в дальнейшем исследовании.

П р и этом структура любого самоконтролируемого блока будет представ­ ляться в виде рис. 3.2, где на его входные ш и н ы подаются операнды в двухпро­ водном коде, например A, A;

B, B;

..., а выходные ш и н ы содержат результат соответствующего функционала F, F также в двухпроводном коде и сигнал X, определяющий исправность блока.

F F A, A в, в X • Рис. 3. П р и ч е м в дальнейшем с целью упрощения материала не указываются на структурных схемах сигналы дополнительных разрядов A, B,....

В тех случаях, когда линии связи между сигналами коротки или практиче¬ ски отсутствуют, что исключает возникновение помех в них, возможно получе ние на входах и выходах блоков дополнительных сигналов разрядов простым инвертированием информационных сигналов.

Использование для представления позиционной системы счисления так на¬ з ы в а е м ы х корректирующих кодов, предназначенных для обнаружения и ис¬ правления ошибок, является основным методом аппаратного контроля.

К о р р е к т и р у ю щ и е свойства кода зависят от его избыточности, проявляю¬ щейся в том, что для представления позиционной системы используются не все возможные кодовые комбинации универсального цифрового пространства.

k Действительно, если все 2 кодовые комбинации, где k - длина кода, использо¬ вать для записи информации, то сбой любого вида переводит одну информаци¬ онную кодовую комбинацию в другую, и этот перевод обнаружить и тем более k исправить не удастся. Поэтому для обнаружения и исправления ошибок из кодовых комбинаций необходимо использовать для представления, например, цифр обычной позиционной системы счисления только часть. Обнаружение о ш и б о к в этом случае сводится к выявлению нерабочей области универсально¬ го цифрового пространства, а исправление - к определению наиболее вероят¬ ной кодовой комбинации в рабочей области пространства, которая соответству¬ ет нерабочей области.

П р и этом выделение в k разрядах отдельно информационных и контроль¬ ных, что обычно выполняется в работах по вычислительной технике, не обяза¬ тельно и является только одним из вариантов построения корректирующих ко¬ дов.

3.1. Расположение ошибок позиционных систем счисления в многомерном пространстве Для определения возможностей по обнаружению и исправлению о ш и б о к необходимо принять следующие допущения:

1. Все разряды кода равноценны, т. е. появление о ш и б о к в л ю б о м разряде возможно с равной вероятностью.

2. Вероятность появления о ш и б о к с большей кратностью уменьшается с увеличением кратности.

3. Вероятности появления о ш и б о к одной кратности независимы друг от друга.



Pages:     | 1 | 2 || 4 | 5 |   ...   | 9 |
 





 
© 2013 www.libed.ru - «Бесплатная библиотека научно-практических конференций»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.