авторефераты диссертаций БЕСПЛАТНАЯ БИБЛИОТЕКА РОССИИ

КОНФЕРЕНЦИИ, КНИГИ, ПОСОБИЯ, НАУЧНЫЕ ИЗДАНИЯ

<< ГЛАВНАЯ
АГРОИНЖЕНЕРИЯ
АСТРОНОМИЯ
БЕЗОПАСНОСТЬ
БИОЛОГИЯ
ЗЕМЛЯ
ИНФОРМАТИКА
ИСКУССТВОВЕДЕНИЕ
ИСТОРИЯ
КУЛЬТУРОЛОГИЯ
МАШИНОСТРОЕНИЕ
МЕДИЦИНА
МЕТАЛЛУРГИЯ
МЕХАНИКА
ПЕДАГОГИКА
ПОЛИТИКА
ПРИБОРОСТРОЕНИЕ
ПРОДОВОЛЬСТВИЕ
ПСИХОЛОГИЯ
РАДИОТЕХНИКА
СЕЛЬСКОЕ ХОЗЯЙСТВО
СОЦИОЛОГИЯ
СТРОИТЕЛЬСТВО
ТЕХНИЧЕСКИЕ НАУКИ
ТРАНСПОРТ
ФАРМАЦЕВТИКА
ФИЗИКА
ФИЗИОЛОГИЯ
ФИЛОЛОГИЯ
ФИЛОСОФИЯ
ХИМИЯ
ЭКОНОМИКА
ЭЛЕКТРОТЕХНИКА
ЭНЕРГЕТИКА
ЮРИСПРУДЕНЦИЯ
ЯЗЫКОЗНАНИЕ
РАЗНОЕ
КОНТАКТЫ


Pages:     | 1 | 2 || 4 | 5 |   ...   | 6 |

«МИНИСТЕРСТВО ПРОСВЕЩЕНИЯ И НАУКИ УКРАИНЫ КИЕВСКИЙ НАЦИОНАЛЬНЫЙ ЭКОНОМИЧЕСКИЙ УНИВЕРСИТЕТ Л.Ф. МАРАХОВСКИЙ, Н.Л. МИХНО ОСНОВЫ ...»

-- [ Страница 3 ] --

3. При описании иерархического процесса обработки информации целесообразно рассматривать, во-пер вых, раздельно каждый процесс в виде своей част ной полиграммы, и, во-вторых, каждый пункт част ной полиграммы рассматривать во временной по следовательности как пункт всей полиграммы.

4. При анализе пунктов полиграммы необходимо учи тывать пункты всех уровней полиграммы, которые все вместе описывают обобщающие состояния ИА А и его реакцию на все входные сигналы.

5. Временная последовательность пунктов полиграм мы должна приводить управляемый объект в тре буемое состояние. В этом и находит выражение ие рархический (или любой другой) алгоритм решения задачи.

6. При написании полиграммы необходимо достаточно подробно описать входные и выходные сигналы управляемого объекта Ир представить их в кратких и выразительных обозначениях, чтобы не создавать при формулировании пунктов полиграммы.

7. Формулирование полиграммы надо начинать с уста новочного пункта. Если в полиграмме предусмотре но несколько установочных пунктов, то начинать можно с произвольного, если между ними нет при оритета.

8. Структура полиграммы должна отражать автомат ный принцип многократного преобразования ин формации за счет возврата в исходное положение. В связи с этим в полиграмме должен быть путь из на чального пункта через последовательность пунктив к начальному пункту. В связи с этим целесообразно вначале описать пункт за пунктом цикл с начальным пунктом (состоянием), а затем промежуточные цик лы полиграммы.

9. Необходимо проверить согласование во времени процессы, происходящих в управляемом объекте и в автомате, заданным полиграммою. При несогласо вании во времени процессов необходимо скорректи ровать полиграмму.

После написания полиграммы и проверки ее на согласо вание во времени процессов, происходящих в управляемом объ екте и в автомате, считается, что задание ИА А полиграммой за кончено.

ГЛАВА АНАЛИТИЧЕСКИЙ ОБЗОР РАБОТ В ОБЛАСТИ ПРО ЕКТИРОВАНИЯ КОМПОНЕНТОВ КОМПЬЮТЕРНЫХ СИСТЕМ НА «АВТОМАТНОМ» УРОВНЕ § 4.1. Введение в проектирование реконфигурируемых систем на «автоматном» уровне Развитие вычислительной техники в современное время ха рактеризуется все возрастающими требованиями к средствам пе реработки информации, в первую очередь – к расширению функ циональных возможностей устройств ЭВМ, систем и сетей и уве личение быстродействия их работы. Указывается, что главная роль в этом принадлежит фундаментальным исследованиям [7;

12;

44;

116;

127].

Появление каждого нового результата фундаментальных исследований в области вычислительной техники сопровождает ся изменениями в подходах к принципам построения компонен тов компьютерных систем [128].

Состояние вопроса таково, что развитие компонентов ком пьютерных сетей очень быстро меняется в большей степени за счет увеличения инверторов в больших интегральных схемах, что позволяет вставлять в интегральные схемы целые блоки компью тера. Элементная база современных интегральных схем дополни лась новыми типами элементов, в том числе нелинейных, таких как диоды и транзисторы, логическими элементами цифровой техники. За период с 60-х годов ХХ века и до наших дней инте грация схем увеличилась до миллиона транзисторов на одном кристалле. Появились самостоятельные блоки компьютерных систем на одном кристалле, ярким примером которых является микропроцессор. Осуществилась разграничения разработчиков сверхбольших интегральных схем, разработчиков компонентов на основе сверхбольших интегральных схем компьютерных сис тем и системных и прикладных программистов. Но существен ных изменений в элементарных схемах двоичной памяти эле ментной базы самих интегральных схем не было осуществлено.

Под элементной базой интегральных схем в настоящее время понимают системы логических элементов и элементарную память на триггерах. В основном элементная база по своим функциональным возможностям не имела достаточного развития, хотя попытки такие были осуществлены и до сих пор делаются [1, 3–4, 7;

11;

27;

47;

110;

114-119;

124;

129–130]. Такими приме рами является использование памяти на двоичных триггерах, ко торые широко применяются в современных интегральных схемах [123;

124].

Одним из существенных ограничений современных ком пьютерных систем является применение двоичных схем памяти, которые обусловливают последовательность обработки инфор мации [60]. Повышение требований к производительности со временных компьютерных систем и сетей приводит к необходи мости изменять организацию распределения процесса решения задач, обрабатывать последовательно общую управляющую ин формацию, которая управляет обработкой отдельной рабочей информации [97]. В настоящее время широко применяются па раллельные процессы для увеличения быстродействия обработки одновременно информации за счет использования дополнитель ных устройств, таких как: устройства управления, арифметико логических устройств, процессоры, компьютери и т.д.[3;

19;

23;

29;

102;

106-108;

129-130].

Актуальным направлением снять ограничения двоичных схем памяти стала разработка многофункциональных схем памя ти. Исследования в направлении создания многофункциональных схем памяти рассмотрены многими известными учеными ХХ ве ка. В первую очередь нужно очертить работы представителей на учных школ В. М. Глушкова [24-27], М. А. Гаврилова [20], А. Д.

Закревского [41], Е. Е. Евреинова [33-34], И В. Парангишвили, также работы В. И. и многих других известные ученые в мире.

Попытка применить в построении многофункциональных схем памяти, которые изменяли управления функций возбуждения и функций выходов двоичных схем памяти, не дало ожидаемых ре зультатов. Это связано с тем, что изменение управляющих сигна лов и запоминания состояния схемы памяти в реконфигурируе мых вычислительных системах выполняется последовательно, ограничивая быстродействие компонентов компьютерных систем [91;

97;

129-130].

Ограничения производительности современных компью терных систем и сетей происходят за счет неизменяемых функ циональных возможностей элементарных схем памяти (тригге ров), которые влияют на принципы и методы теории проектиро вания устройств компьютеров и компьютерных систем [1-4;

9;

19;

24–27;

97;

109-111].

Последовательный режим обработки информации первона чально был заложен в принципе программного управления, раз работанного Ч. Бэббиджем в 30-х годах ХIХ века, и в принципе сохранения программы в памяти ЭВМ, разработанного Дж. годах Эти два принципа были теоретическими предпосылками в обос новании построения компьютерных систем [110].

Теоретическим обоснованием применения элементной ба зы при решения задачи структурного синтеза сложных автоматов из элементарных автоматов является теорема о структурной пол ноте. Эта теорема указывает, что всякая система элементарных автоматов, содержащая автомат Мура с нетривиальной памятью (т.е. триггер), имеющий полную систему переходов и полную систему выходов, и любую функционально полную систему ло гических элементов (элементарных автоматов без памяти), явля ется структурно полной [25]. Эта теоретическое обоснование явилось фундаментом для разработки элементной базы устройств компьютерных систем и современных сверхбольших интеграль ных схем.

Существует предположение, что технология обработки ин формации будет развиваться в направлении сближения идеи ком пьютерного и человеческого мышления до тех пор, пока компью теры начнут обрабатывать общую информацию одновременно с частной, без всякой последовательной обработки [49].

§ 4.2. Развитие реконфигурируемых систем на «автомат ном» уровне В настоящее время основными направлениями разработки высокопроизводительных вычислительных компьютерных сис тем является параллелизм и конвейеризация [54;

94;

96;

108;

112;

114]. На основе объединения этих двух направлений разрабаты ваются современные вычислительные структуры супер-ЭВМ.

Характерной особенностью систем управления современных компьютеров, телекоммуникационных систем и сетей является их многоуровневая, иерархическая структура с последовательным общим режимом перестройки алгоритма и затем последователь ной работы отдельного рабочего алгоритма. Последовательность работы современных иерархических систем управления при об работке общей и частной информации обуславливается использо ванием в качестве элементарных схем памяти триггеров. Подход к проектированию таких систем, в которых память не изменяет алгоритма своей работы, обусловливает так называемый «авто матный» уровень проектирования устройств. То есть, изменения алгоритмов осуществляются на уровне построения многофунк циональных устройств и управление их перестройки без учета элементарных схем памяти при реконфигурировании [97].

§ 4.2.1. Архитектура процессоров фирмы MIPS Создание высокопроизводительных вычислительных сис тем входит в первую десятку жизненно необходимых программ ведущих стран мира.

Наилучшим решением этой задачи является форсирование развития оригинальных разработок в области высокопроизводи тельных вычислительных систем. Весьма перспективной являет ся концепция построения реконфигурируемых многопроцессор ных вычислителей.

Суть этой концепции состоит в том, что архитектура вы числительной системы должна иметь возможность адаптировать ся под структуру решаемой задачи. Фактически это значит, что пользователю должна быть предоставлена возможность про граммировать проблемно-ориентированные многопроцессорные вычислительные системы, структура которых адекватна постав ленной им задачи. При этом, отличие от существующей архитек туры, достигается высокая реальная производительность вычис лительных систем на широком классе задач, а также почти ли нейный рост производительности при увеличении числа процес соров.

В современное время рассматриваются реконфигурируе мых компьютерные системы, разработка которых осуществляется на «автоматной» уровне, а в качестве памяти используются триг геры.

Начиная с 70-х годов ХХ века начинается эра создания микропроцессоров на интегральных схемах. Так в ноябре года был создан первый однокристальный микропроцессор i (Intel, США).

Разработчики: инженеры Тед Хофф (Marcian "Ted" Hoff), Стэн Мазор (Stan Mazor), Федерико Феггин (Federico Faggin) Ко личество транзисторов 2300, производительность 60 тыс. опера ций в секунду. Разработка родилась как результат творческой пе реработки технического задания на разработку новой модели калькулятора Busicom для японской корпорации Nippon Calculating Machine (1969 г.). Двенадцать заказанных специали зированных ИС заменялись набором из четырех микросхем под названием MCS-4. В него входил центральный процессор 4004, микросхема ПЗУ для приложений, микросхема ОЗУ для обработ ки данных и микросхема реестров сдвига для порта ввода вывода. При этом, Intel сохранила права на конструкцию микро процессоров. Процессор i4004 имел вычислительную мощность, сравнимая с первым электронным компьютером ENIAC, создан ный в 1946 году и занимал объем 65 м 3. Через год на основе i4004 был создан компьютер.

В современное время на кристалле кремния можно распо ложить до миллиарда транзисторов Такие микросхемы объеди няют в одном корпусе собственно процессор компьютера, уст ройство управление и быстродействующую память, которые ста ли основой персональных компьютеров и других вычислитель ных систем.

На рубеже 2004-2005 гг. появились новые технологические возможности. Ключевые изменения произошли в платформе ПК, архитектуры центральных процессоров, интерфейсов, способов построения локальных сетей. В современное время уменьшился темп технологической гонки, которая ориентирована была на ре кордную производительность компьютера. На первый план по степенно выходят функциональные возможности, удобство экс плуатации, снижение себестоимости, которые ранее считались второстепенными. Одним из актуальных требований к современ ным устройств вычислительной техники (ВТ) и систем управле ния (СУ) является повышение адаптивности (гибкости) [91;

120 122].

Первые теоретические исследования по синтезу много функциональных логических устройств относятся в начале 60-х годов ХХ века. Системные исследования многофункциональных устройств (элементов, модулей) начались с появлением больших интегральных схем (БИС) в конце 60-х и начале 70-х годов. Эти работы положили начало теории многофункциональных автома тов. К этим работам относятся работы по проблемам синтеза гиб ких (многофункциональных) устройств, которые изменяют свое частичное функционирование под влиянием автомата стратегии, обрабатывает общую (стратегическую) информацию. Известны работы работы Палагина А.В., Д. Эстрина по организации гибкой структуры компьютеров подана двумя основными частями: по стоянной (автоматом стратегии, который обрабатывает общую информацию) – компьютер с жесткой структурой, и переменной ( наборов вычислительных устройств, которые способны обраба тывать частную информацию), т.е. посредством общей информа ции перестраивать свою структуру, а также работы по формаль ному проектированию процессоров с гибкой архитектурой [93– 97;

129–130]. Они определили новое направление в области вы числительной техники по проектированию многофункциональ ных устройств с виртуальной архитектурой на базе ПЛИС – "Reconfigu-rable Computing". Термин "Reconfigurable Computing" в общем случае определяет двуединое понятие: как реконфигуро ваность структуры компьютера (hardware), так и процесс обра ботки данных программно (software), который выполняется ком пьютером. Значительный вклад в развитие этой проблематики внесли такие работы, как: П.Н. Бибило [8], В.Ф. Евдокима [32], М. М. Кузьо [53], В.В. Соловьев [109], А.И. Стасюка [112-113], и другие.

Структура вычислительной системы, изменяет конфигура цию и в общем виде состоит из двух частей: постоянной (или фиксированной) части F - host компьютера и части V - много функционального устройства, которое можно объединить в раз личные конфигурации (рис. 4.1) [91].

Digital, Analog, Fiber I/O AAAnalog.Analo Vn F Vn Модулі Local Bus Базова плата розширення PCI Bus Host computer Рис.4.1. Структура вычислительной системы, которая конфигурируемая Архитектура реконфигурируемых систем зависит от мощ ности множества алгоритмов (N), которые выполняются.

N = NF + NV, (4.1) где NF - мощность множества алгоритмов, выполняемых на уст ройствах F;

NV - мощность множества алгоритмов, выполняемых на уст ройствах V.

Важным фактором компьютера с гибкой структурой явля ется уровень гибкости и уровень компонентов, которые програм мируються. В направлении работ "Reconfigurable Computing" уровень многофункциональных компонентов программируемых опускается до функциональных узлов системы управления ком пьютера, т.е. до «автоматного» уровня [97].

Новая элементная база (современных интегральных схем, встроенных в ПЛИС типа FPGA [89] с большой логической емко стью (до 10 млн. логических вентилей)) создало возможности для построения гибких устройств и систем с архитектурой, которая программируется.

Но при этом, сама элементная база интегральных схем пока неизменна, то есть состоит из полной системой логических эле ментов и бинарных схем памяти, как определил в 1962 году ака демик В.М. Глушков в работе [25]. Эти двоичные элементарные схемы памяти принципиально не в состоянии изменять структуру запоминания состояний в ходе своего функционирования. Такое положение и не дает возможности опустить «автоматный» уро вень гибкости компонентов компьютера и самим компьютеров до «элементного» уровня элементной базы интегральных схем (ИС).

Еще в 60-х годах ХХ века высказывалось мнение, что дво ичная система памяти тормозит развитие вычислительной техни ки. С появлением в 1971 году первого микропроцессора фирмы «Intel», а впоследствии и микропроцессоров на СБИС на некоторое время было снято ограничение элементной базы ком пьютеров. Однако взамен затормозилося развитие основ вычис лительной техники, к которым относятся элементарные схемы памяти. Скажем, японская программа 1981 по созданию высоко интеллектуальных машин 5-го поколения до сих пор не дала ожидаемых результатов, хотя исследования в этой сфере продол жаются. Наверное, решение нужно искать не только на верхнем «автоматной» уровне (архитектурном или программном), но и в самих основах элементной базы ИС и решать эти задачи ком плексно.

Как мы уже знаем, все вычислительные системы строятся на основе узко – либо широко специализированных процессоров, в которых переход от одной к другой системе команд может быть реализовано программно-аппаратным путем минимум за два ма шинных такта.

Архитектура MIPS была одной из первых RISC-архитектур, получившей признание со стороны промышленности. Она была анонсирована в 1986 году. Сначала это была полностью 32-бит ная архитектура, которая включала 32 регистра общего назначе ния, 16 регистров с плавающей запятой и специальную пару ре гистров для хранения результатов выполнения операций цело численного умножения и деления. Размер команд составлял 32 бит, в ней поддерживался только один метод адресации, и для пользователя адресное пространство также определялось 32 би тами. Выполнение арифметических операций регламентирова лось стандартом IEEE 754. В компьютерной промышленности широкую популярность приобрели 32-битовые процессоры R2000 и R3000, которые на протяжении достаточно длительного времени служили основой для построения рабочих станций и серверов компаний Silicon Graphics, Digital, Siemens Nixdorf и др.

Процессоры R3000/R3010 работали на тактовой частоте 33 или МГц и обеспечивали производительность на уровне 20 SPECint и 23 SPECfp92.

В 1994 году MIPS Technology объявила о создании своего нового суперскалярного процессора R10000, начало массовых поставок которого ожидалось в конце 1995 года. По заявлениям представителей MIPS Technology R10000 обеспечивает пиковую производительность в MIPS 800 при работе с внутренней такто вой частотой 200 МГц за счет обеспечения выдачи для выполне ния четырех команд в каждом такте синхронизации. При этом он обеспечивает обмен данными с кэш-памятью второго уровня со скоростью 3.2 Гбайт. Чтобы обеспечить такой высокий уровень производительности, в процессоре R10000 реализованы многие последние достижений того времи в области технологии и архи тектуры процессоров.

§ 4.2.2. Кэш-память команд Объем внутренней двухканальной множественно ассоциативной кэш-памяти команд составляет 32 Кбайт. В про цессе ее загрузки команды частично декодируются. При этом к каждой команды добавляются 4 дополнительных бита, указы вающее исполнительное устройство, в котором она будет выпол няться. Таким образом, в кэш-памяти команды хранятся в 36 битном формате. Размер строки кэш-памяти команд составляет 64 байта.

§ 4.2.3. Обработка команд перехода При реализации конвейерной обработки возникают ситуа ции, которые запрещают выполнению очередной команды из по тока команд в предназначенном для нее такте. Такие ситуации называются конфликтами. Конфликты снижают реальную произ водительность конвейера, которая могла бы быть достигнута в идеальном случае. Одним из типов конфликтов, с которыми при ходится иметь дело разработчикам высокопроизводительных процессоров, являются конфликты по управлению, которые воз никают при конвейеризации команд перехода и других команд, изменяющих значение счетчика команд.

Конфликты по управлению могут вызывать даже большие потери производительности суперскалярного процессора, чем конфликты по данным. По статистике среди команд управления, меняющих значение счетчика команд, преобладают команды ус ловного перехода. Таким образом, снижение потерь от условных переходов становится критически важным вопросом. Есть не сколько методов сокращения остановки конвейера, возникающих из-за задержек выполнения условных переходов. В процессоре R10000 используются два наиболее мощных методов динамиче ской оптимизации выполнения условных переходов: аппаратное прогнозирование направления условных переходов и "выполне ние по предположению" (speculation).

Устройство переходов процессора R10000 может декоди ровать и выполнять только по одной команде перехода в каждом такте. Поскольку за каждой командой перехода следует слот за держки, максимально могут быть одновременно избраны две ко манды перехода, но только одна более ранняя команда перехода может декодировать в данный момент времени. При декодирова нии команд к каждой команде добавляется бит признака перехо да. Эти биты используются для пометки команд перехода в кон вейере выборки команд.

Направление условного перехода прогнозируется с помо щью специальной памяти (branch history table) емкостью строк, которая хранит историю выполнения переходов в прош лом. Обращение к этой таблице осуществляется с помощью адре са команды во время ее выборки. Двобитовый код прогноза в этой памяти обновляется каждый раз, когда принято окончатель ное решение о направлении перехода. Моделирование показало, что точность двобитовой схемы прогнозирования для тестового пакета SPEC составляет 87%.

Все команды, выбранные вслед за командой условного пе рехода, считаются выполняемыми по предположению (условно).

Это означает, что в момент их выборки заранее неизвестно, будет завершено их выполнение или нет. Процессор допускает предва рительную обработку и прогнозирование направления четырех команд условного перехода, которые могут решаться в произ вольном порядке. При этом для каждой выполняемой по предпо ложению команды условного перехода в специальный стек пере ходов записывается информация, необходимая для восстановле ния состояния процессора в случае, если направление перехода было предусмотрено неверно. Стек переходов имеет глубину в элемента и позволяет в случае необходимости быстро и эффек тивно (за один такт) восстановить конвейер.

§ 4.2.4. Архитектура процессоров фирмы Intel Лучшим примером архитектуры Intel является процессоры семейства Pentium, которые представлены на рынке большим мо дульным рядом.

Введение Pentium в 1993 году революционизировало рынок PC, вложив в корпус среднего PC больше мощи, чем имела NASA в кондиционируемых компьютерных помещениях начала 60-х.

Архитектура Pentium представляет шаг вперед от 486. Pentium был основан на CISC чип с более 3.3 миллионами транзисторов, произведенный на 0.35-микронной технологии. Внутри процес сор использовал 32-разрядную шину, но внешняя шина данных была 64-разрядная. Внешняя шина требовала других материнских плат, и для их поддержки Intel выпустил специальный чипсет для связи Pentium с 64-разрядным внешним кэшем и шиной PCI.

Большинство Pentium (75MHz и выше) работают на 3.3V с 5V вводом-выводом. В Pentium двойной потоковый суперскаляр ная дизайн, позволяющий ему выполнять больше инструкций за такт. Пять стадий (загрузка, декодирование, генерация адреса, выполнение и выгрузка) при исполнении целочисленных инст рукций остаются, как в 486, но Pentium имеет два параллельных целочисленных потоков, позволяющие ему читать, интерпрети ровать, выполнять, и записывать две операции одновременно.

Так проводятся только целочисленные операции – с дробными числами обращается отдельный модуль с плавающей запятой.

Pentium также использует два 8-килобайтный ассоциатив ных буфера, более известных как первичный или кэш-буфер пер вого уровня (один для инструкций и другой для данных). Объем кэша удвоен по сравнению с предшественником, 486. Этот кэш добавляет к производительности, поскольку действует как вре менное хранилище информации для данных, доставляемых из медленной основной памяти.

Буфер ветвлений обеспечивает динамическое предсказание ветвлений. Он улучшает выполнение инструкций запоминанием способа ветвления и применением той же ветви при следующем выполнении инструкции.

§ 4.2.5. Повышение производительности процессоров Intel путем увеличения производительности устройств программным путем Разработчики знают, что увеличение количества инструк ций, выполняемых одновременно, позволяет убирать из уст ройств управления участки кода, требующие большого количест ва тактов процессора для обработки данных. Корпорация Intel всегда поощряла такую практику кодирования, чтобы помочь по высить общую пропускную способность процессора.

Intel давно использует упреждающую программу по увели чению производительности приложений, выполняемых на про цессорах Intel. Это достигается путем создания специализирован ных наборов команд. Один из первых примеров таких разработок – набор команд для вычислений с плавающей запятой, впервые реализованный в процессоре 8086. Более современные примеры включают технологии Single Instruction, Multiple Data (SIMD) и Intel (MMX). SIMD – технология Intel для повышения уровня па раллелизма в микроархитектуре P5 с помощью специализирован ных инструкций, которые одновременно обрабатывают множест во элементов данных. Набор команд MMX позволил одновре менно обрабатывать данные большего объема, файлы в специ альные регистры MMX. Эта технология ускоряет работу мульти медийных приложений, например графики, игры, видео, а также многих других.

В микроархитектуре P6 корпорация Intel впервые предста вила набор команд Streaming SIMD Extensions (SSE). Эти коман ды были реализованы в процессоре Intel Pentium III. Набор ко манд SSE расширял возможности технологии MMX и позволил одновременно выполнять команды SIMD над четырьмя упако ванными элементами данных с плавающей запятой одинарной точности. Для этого использовались специальные 128-разрядные регистры (названные XMM0-XMM7). На базе микро-архитектуры Intel NetBurst (процессор Intel Pentium 4) был разработан набор команд SSE2, который стал расширением SSE (и MMX). SSE предназначался для повышения степени параллелизма при вы полнении команд MMX и SSE. Поддерживалась обработка 128 разрядных целочисленных данных и упакованных данных с пла вающей запятой двойной точности. В целом набор команд SSE содержал 144 дополнительные инструкции, которые обеспечива ли повышение производительности самых разных программных пакетов.

Например, инструкции SSE2 предоставили разработчикам ПО максимум гибкости при реализации алгоритмов. Они позво лили улучшить производительность программ, связанных с обра боткой видео в формате MPEG-2, звука в формате MP3, для трех мерной графики и других программ.

В процессоре Pentium 4, выпускаемый по 90-нм производ ственной технологии, был реализован набор команд SSE3. Он включает 13 дополнительных инструкций SIMD по сравнению с SSE2. Эти инструкции в первую очередь предназначены для ор ганизации синхронизации потоков и ускорения математических вычислений с плавающей запятой x87.

Следующим достижением, доступным в процессорах на ба зе микро-архитектуры Intel Core, стал набор команд Supplemental SSE3. Он реализован в процессорах Intel Xeon 5100 (для серверов и рабочих станций) и Intel Core 2 Duo для мобильных и настоль ных ПК. Supplemental SSE3 содержит 32 новых кодов операций, включая выравнивание и умножение-суммирование, и позволяет еще больше повысить производительность.

§ 4.2.6. Обзор расширения набора команд SSE4 для архи тектуры Intel SSE4 - самое масштабное и значительное расширение ар хитектуры Intel ISA со времени появления SSE2. Набор команд SSE4 содержит несколько примитивов векторизации для компи ляторов, обеспечивающих дальнейшее увеличение производи тельности и эффективности мультимедийных программ. Есть также и новые инновационные инструкции для обработки строк.

С появлением процессоров на базе 45-нм микро-архитектуры In tel (кодовое наименование Penryn), начало выпуска которых про изошло в 2007 году.

Корпорация Intel тесно сотрудничает с отраслевыми парт нерами, в том числе с независимыми поставщиками ПО и произ водителями операционных систем, чтобы принять SSE4 в качест ве нового стандарта набора команд. Они учли множество потреб ностей разработчиков ПО, чтобы создать лучший оптимизиро ванный набор команд, который позволит им в полной мере ис пользовать уникальные возможности, производительность и функции энергосбережения, свойственные микро-архитектуры Intel. Набор команд SSE4 включает множество новых иннова ционных инструкций, которые можно разделить на две основные категории:

• Примитивы векторизации для компиляторов и ускорители мультимедийных программ.

• Ускорители обработки строк и текстовой информации.

На примере процессоров R10000 и Pentium мы четко видим, что для реализации перехода от одной системы команд в другую разные фирмы производители процессорного оборудования под ходят по разному. Но в основном тенденция вырисовывается вполне четко.

Для изменения системы команд, в основном, используется сложный программно-аппаратный комплекс, который вносит за держки в процессе реконфигурации (перехода) системы.

Для перехода от одной системы к другой или от одного ал горитма к другому в процессоре должен быть использован до полнительный блок, который будет проводить операцию по со гласованию и подготовку системы для работы в новой системе команд. Почти все процессоры известных фирм не могут реали зовать в себе концепцию реконфигурируемых систем с использо ванием только одного кристалла, поэтому большинство пошла путем использования мультипроцессорных систем. В свою оче редь принцип перехода реализовано с использованием опреде ленного множества процессоров ориентированных на выполне ние определенного действия, так сказать процессоров с жестким алгоритмом.

Данный принцип реализован на основе мультиконвейерных вычислительных структур. Недостатком таких систем является то, что для их реализации необходимо большое количество про цессоров, большая часть которых при реализации графа задачи, который решается, будет использоваться для транзита [22, 26].

Еще одним вариантом является использование принципа параллельной обработки сигналов, т.е., имеется в виду, мы ис пользуем определенное множество вариантов построения графа, которые разбиты на части для большего удобства и хранятся в определенном месте с определенной последовательностью. При необходимости система обращается к необходимому подграфу и выполняет решения задачи с его помощью.

Рассмотрим этот принцип на основе конвейерных вычисли тельных систем, в которых переход от одной системы к другой реализовано посредством мультиконвейерной вычислительной структуры (МКВС) [64].

§ 4.3. Принципы синтезу мультиконвейерной вычисли тельной структуры в реконфигурируемых вычислитель ных системах Предположим, что у нас есть вычислительная система, со стоящая из двух МКВС, каждая из которых может структурно реализовывать свой подграф Gi (Qi, Xi) граф алгоритма G (Q, X) решаемой задачи (рис. 4.2).

МКВС Память подграфов Память данных Gi(Qi,Xi) МКВС Рис. 4.2. Двухкаскадный МКВС с параллельною конфигурациею Вообще, любой процесс, происходящий в реальной системе S, и любую задачу можно описать с помощью некоторого множе ства математических и логических зависимостей или в форме не которого графа G (Q, X) [64].

Поскольку процесс отображения подграфа Gi (Qi, Xi) в мультиконвейере достаточно сложный, то для сокращения вре мени решения потоковой задачи необходимо, чтобы каждый под граф Gi (Qi, Xi) (i = 1,2,..., F) отображался в мультиконвейере один раз. При этом через мультиконвейер, отражающий подграф Gi (Qi, Xi), должен быть пропущен весь поток векторов входных данных для данного подграфа.

Для этого необходимо, чтобы к моменту отображения под граф Gi (Qi, Xi) в мультиконвейере имел все вектора входных дан ных, которые пропускаются через этот подграф, были готовы.

Иными словами, прежде чем приступать к реализации подграфа Gi (Qi, Xi) в мультиконвейере, необходимо реализовать все под графы, соединенные с подграфом Gi (Qi, Xi) выходными дугами.

Результаты обработки потока данных в мультиконвейере, реали зующих подграфом Gi (Qi, Xi), должны храниться в некоторой промежуточной памяти. Причем эти вектора данных должны быть доступны для дальнейшей обработки при отражении в мультиконвейере подграфов G i+1 (Q i+1, X i+1),..., GF (QF, XF) ин цидентны подграфу Gi (Qi, Xi).

Тогда, если в эти МКВС параллельно загрузить два после довательных подграфа Gi (Qi, Xi) и G i+1 (Q i+1, X i+1), (i = 1, 2,..., F/2) (рис. 4.3) графа G (Q, X), и на вход МКВС1 подать массив векторов входных данных подграфа Gi (Qi, Xi), то через время Tbi,1=Hmaxi·Ti первый из обработанного согласно подграфом ал горитма Gi (Qi, Xi) векторов данных появится на выходе МКВС1.

Рис. 4.3. Временная диаграмма вычислительного процесса в двухкаскадной МКВС с параллельною реконфигурациею Этот вектор данных сразу же поступает на входы МКВС2, где начинается его обработка согласно подграфа алгоритма G i+ (Q i+1, X i+1). В итоге через время (Tbi,1+Tbi+1) весь массив данных будет «пропущен» через подграфы Gi (Qi, Xi) и G i+1 (Q i+1, X i+1), где Tbi – время обработки всего массива векторов данных в МКВС согласно подграфа алгоритма Gi (Qi, Xi) (см. рис. 4.3). По сле этого в МКОС1 и МКОС2 загружаются следующие два под графу G i +3 (Q i +3, X i +3) и G i +4 (Q i +4, X i +4) графа алго ритма G (Q, X), и процесс конвейерной прогонки массива данных через них повторяется заново. На это будет потрачено два перио да.

Понятно, что для организации реконфигурации мультикон вейерного вычислителя, в его состав необходимо добавить неко торую коммутационную систему (КС), благодаря которой могут быть организованы информационные связи между процессорами Рі (і=1, 2, …, М).

Наиболее удачным вариантом реализации данного подхода является сочетание некоторого количества коммутаторов обеспе чивающих полнодоступную связь между всеми процессорами структуры рис. 4.4.

P11 P21 Pn P12 P22 Pn К1 К2 Кn P1M1 P2M2 PnMn Рис. 4.4. Схема каскадного построения мультиконвейєра Идея этого подхода заключается в каскадном построении мультиконвейера. При этом каждый каскад представляет собой некоторое подмножество процессоров Р и коммутатора К с по мощью которого обеспечивается полнодоступная коммутация между процессорами i-го и (i +1)-го (i = 1,2,..., n) каскадов.

§ 4.4. Построение процессоров для компьютеров на основе ПЛИС Разработка и освоение серийного производства СБИС тре бует больших затрат как на разработку, так и на оборудование для их изготовления. В схемы, выполненные методом печатного монтажа, изменения вносить довольно сложно, а в схемах, вы полнение в виде БИС и СБИС, в которых никакие заранее не пре дусмотрены изменения (не возможны вообще) Это ограничивает не только возможности их специализации для конкретных при ложений, но и перспективы модернизации, расширение функций, внесение изменений в алгоритм функционирования. Поэтому, одной из актуальных требований к современным устройствам вычислительной техники и систем управления, является повыше ние их адаптивности (гибкости).

Одним из путей реализации этих требований является соз дание устройств (систем, компонентов) с программируемой структурой.

Сегодня программируемые логические интегральные схе мы на ПЛИС (Programmable Logic Devices - PLD) прочно вошли в практику современной компьютерной техники, заняв свою нишу, прежде всего как средство исследовательского проектирования и проблемной ориентации.

Широко известны работы [44] по организации реконфигурируе мых компьютеров, представленных двумя основными частями – постоянной (компьютер с жесткой структурой) и переменной (в виде набора вычислительных устройств, которые могут пере страивать свою структуру, а также работы [93] по формализован ному проектированию процессоров с гибкой архитектурой. Эти работы способствовали появлению нового направления в вычис лительной технике в проектировании реконфигурируемых уст ройств (РП) с гибкой (программируемой) архитектурой на базе ПЛИС – "Reconfigurable Computing" (что в общем случае означа ет двуединое понятия – как реконфигурируемой структуры ком пьютера (hardware), так и процесса обработки данных, выполня ется компьютером).

С появлением современных кристаллов ПЛИС [89] типа FPGA с большой логической емкостью (свыше 10 миллионов ло гических вентилей) стало возможным использовать полученные результаты для построения реконфигурируемых устройств и сис тем повышенной сложности на базе однородных сред с полно стью программируемой архитектурой. При создании таких сис тем, которые должны обладать высокой надежностью и гибко стью приспособление к структуре решаемых задач, принцип ре конфигурируемых структур является определяющим. С его реа лизацией автоматически следует, в частности, возможность па раллельного выполнения операций, естественно определяется са мой структурой алгоритма и реализуется с помощью соответст вующей настройки автомата. Применяя принцип реконфигури руемости, удается простым перепрограммированием структуры ПУ настраивать его на эффективную реализацию заданного алго ритма, сохраняя функциональную универсальность устройства.

§ Использование ПЛИС для построения мультипроцес сорных реконфигурируемых систем Техническая реализация идеи настройки архитектуры базо вого модуля реконфигурируемой структуры отображения кадров информационного графа задачи требует наличия соответствую щей элементной базы, обеспечивающей возможности реализации такой настройки на аппаратном уровне. Эта элементная база должна удовлетворять следующим основным критериям:

иметь высокую интеграцию, что позволяет реализовать крупные фрагменты вычислений;

иметь сравнительно низкую стоимость мелкосерийного производства вычислительных систем;

владеть возможностью создания специализированных вы числительных структур;

обеспечивать создание различных схем распараллеливания вычислений;

обеспечивать перестройку сложившихся вычислительных структур при переходе от одних алгоритмов и схем распа раллеливания к другим;

иметь поддержку разработки технических решений в виде систем автоматизированного проектирования.

Рассмотрим современную элементную базу на соответствие этим критериям на типичных устройствах и компонентах.

на заказных СБИС;

на программируемых логических ИС;

на базовых модулях реконфигурируемых вычислительных структур на основе ПЛИС.

§ 4.5.1. Заказные СБИС Заказные СБИС можно условно разделить на полностью заказные микросхемы и микросхемы на базе библиотечных уз лов. Полностью заказные микросхемы максимально оптимизиро ваны по структуре, быстродействию, площади кристалла, потреб ляемой мощности. Такие микросхемы используются при массо вом производстве аппаратуры. Заказные микросхемы на базе библиотечных узлов предполагают использование при их проек тировании как элементарных типовых узлов, например, регист ров, счетчиков, дешифраторов, так и более сложных узлов – шинных формирователей, интерфейсных схем и т.п., которые со держатся в базе типовых узлов САПР. Это позволяет при сохра нении практически оптимальных характеристик по быстродейст вию и занимаемой площади кристалла несколько снизить стои мость проектирования структуры СБИС и, главное, значительно сократить время разработки. Такие микросхемы получили назва ние ASIC (Application Specific Integrated Circuits – Прикладные специализированные интегрированные схемы).

К недостаткам заказных СБИС можно отнести высокую стоимость при мелкосерийном производстве, длительное время разработки, модернизации и таймер-голосования. Но главное заказные СБИС обладают неизменной структурой, которую прак тически невозможно адаптировать к изменить алгоритм работы.

Любая, даже незначительное изменение алгоритма требует вме шательства разработчиков на уровне транзисторных элементов и их связей, что влечет за собой существенные трудовые и финан совые затраты. Переработки фактически эквивалентны разработ ке нового проекта. Поэтому построение мультиконвейерных вы числительных структур на заказных СБИС нецелесообразно.

§ Программируемые логические интегральные схемы Основными преимуществами программируемых логиче ских интегральных схем (ПЛИС) являются: возможность реали зации сложных параллельных алгоритмов, наличие средств САПР, позволяющих провести полное моделирование системы, возможность программирования или изменения конфигурации непосредственно в системе, совместимость различных проектов при их переводе на языки описания аппаратуры – VHDL, AHDL, Verilog и др.

С появлением новых производителей ПЛИС возникли и новые архитектуры. ПЛИС CPLD (Complex Programmable Logic Devices) имеют достаточно высокую степень интеграции и со держат несколько логических блоков, объединенных коммута ционной матрицей. Каждый логический блок представляет собой программируемую матрицу "И" и фиксированную матрицу "ИЛИ". К этому классу относятся ПЛИС семейств MAX фирмы Altera, XC9500 фирмы Xilinx, а также большое количест во микросхем других производителей (Atmel, Vantis, Lucent и др.) Настоящая революция в устройствах программируемой ло гики произошла с появлением ПЛИС, имеющих архитектуру Field Programmable Gate Array (FPGA). К FPGA относятся ПЛИС XC2000, XC3000, XC4000, Spartan фирмы Xilinx, ACT1, ACT фирмы Actel, а также семейства FLEX8000 фирмы Altera, некото рые ПЛИС фирм Atmel и Vantis.

В ПЛИС FPGA множество конфигурируемых логических блоков (Configurable Logic Blocks (CLBs)) объединяется с помо щью матрицы соединений. Логические блоки таких ПЛИС состо ят из одного или нескольких относительно простых логических элементов, в основе которых лежат 4-входовые таблицы преобра зования (Look-up table, LUT), программируемый мультиплексор, D-триггер, а также цепи управления. Характерными для FPGA архитектур являются элементы ввода-вывода, позволяющие реа лизовать двунаправленный ввод / вывод, третье состояние и т.п.

Особенностью современных ПЛИС FPGA есть возможность тес тирования узлов с помощью порта JTAG (B-scan), а также нали чие внутреннего генератора (Osc) и схем управления последова тельной конфигурацией.

Дальнейшее развитие архитектуры FPGA привело к появ лению ПЛИС, имеющих встроенные реконфигурируемых модули памяти, позволяющие использовать ПЛИС без применения внешних запоминающих устройств. Благодаря большой логиче ской емкости, удобной архитектуры, достаточно высокой надеж ности и удачному соотношению цена/логическая емкость, данные ПЛИС удовлетворяют разнообразным требованиям, которые воз никают у разработчика на данное время.

В последние годы, наряду с заказанными ИС, ПЛИС также становятся основой для "систем-на-кристалле". IP-ядра этих сис тем разрабатываются отдельно и могут многократно использо ваться в различных проектах. Окончательная структура SoC микросхемы на базе ПЛИС выполняется на основе IP-ядер с по мощью программ автоматизации проектирования электронных устройств.

Идеология построения заказных ИС подстегнула ведущих производителей ПЛИС к выпуску в конце 1998 - начале 1999 года изделий с эквивалентной емкостью миллион эквивалентных вен тилей и более. Примером новых семейств ПЛИС, пригодных для реализации SoC, является семейство ApEX20K фирмы Altera.

Похожей архитектурой обладает и семейство Virtex фирмы Xilinx, характеризующееся широким разнообразием высокоско ростных трассировочных ресурсов, наличием выделенного блоч ного ОЗУ, развитой логикой ускоренного переноса. ПЛИС дан ной серии обеспечивают высокие скорости межкристального об мена – до 200 МГц (стандарт HSTL IV). Кристаллы серии Virtex за счет развитой технологии производства и усовершенствован ного процесса верификации имеют достаточно низкую стоимость (до 40% от эквивалентной стоимости серии XC4000XL.

Увеличение эквивалентной логической емкости ПЛИС привело к тому, что в 1998-1999-х годах началось изменение от ношения к программному обеспечению САПР ПЛИС как со сто роны разработчиков программного обеспечения, так и пользова телей. Если до конца 1990-х годов основным средством описания проекта было введение схемы с помощью графических редакто ров с использованием библиотек стандартных логических прими тивов – логических элементов, простейших комбинационных и последовательных функциональных узлов, аналогов стандартных интегральных схем малого и средней степени интеграции, то в настоящее время разработчиками широко используются языки описания аппаратуры (Hardware Description Languages) для реа лизации алгоритмов на ПЛИС. Причем в современных САПР поддерживаются как стандартизованные языки описания аппара туры типа VHDL, Verilog, HDL, так и языки описания аппарату ры, разработанные компаниями-производителями ПЛИС спе циально для использования только в своих САПР и учитываю щие архитектурные особенности конкретных семейств ПЛИС.

Примером может служить AHDL (Altera Hardware Description Languages), поддерживаемый САПР MAX PLUS II, и Quartus компании Altera. HDL-языки является очень удобным средством описания разного рода интерфейсов, однако при реализации сложных вычислений разработчик не имеет возможности влиять на процедуру отображения написанного на HDL кода и на физи ческие ресурсы кристалла, что негативно сказывается на эффек тивности реализации. Кроме того, очевидна наглядность схемо технического описания, поэтому при реализации сложного вы числительного алгоритма представляется лучшим использование графического редактора.

Фирма Xilinx предлагает IP-ядра для часто используемых элементов, включая блоки цифровой обработки сигналов, шин ные интерфейсы, процессоры и периферию. Использование паке та LogiCORE фирмы Xilinx и аналогичных программ сторонних производителей для создания IP-ядер сокращает время разработ ки проектов, уменьшает риски и позволяет получать наивысшую производительность. В дополнение к этому система генерации IP-ядер CORE Generator позволяет разработчикам реализовать собственные IP-ядра с предсказуемыми и воспроизводимыми временными характеристиками. Данный продукт имеет простой пользовательский интерфейс для генерации параметризирован ных IP-ядер, оптимизированных для FPGA Xilinx.

Семейство Virtex-IV фирмы Xilinx использует усовершен ствованную архитектуру на основе модульных блоков (Advanced Silicon Modular Block, ASMBL). Семейство включает три подсе мейства: LX, FX и SX, в совокупности удовлетворяют потребно стям самых разных областей применения ПЛИС. Внутри ПЛИС реализовано несколько аппаратных ядер, предназначенных для выполнения ряда типичных задач. Эти ядра включают процессо ры PowerPC с новым интерфейсом APU, модули Ethernet (Tri Mode Ethernet MAC), последовательные передатчики со скоро стями передачи от 622 Мбит/с до 11,1 Гбит/с, модули мониторин га напряжения и температуры, выделенные секции DSP, высоко скоростные цепи распределения тактового сигнала и большое ко личество интерфейсных блоков. Базовые блоки Virtex-4 пред ставляют собой улучшенные версии таких блоков, что есть в пре дыдущих семьях Virtex: Virtex, Virtex-E, Virtex-II, Virtex-II Pro и Virtex-II Pro X, что обеспечивает совместимость «снизу вверх» с существующими проектами. Устройства Virtex-IV выполнены по 90-нм техпроцессу с использованием медных проводников и 300-мм пластин.

ПЛИС Virtex-IV представляет собой регулярную структуру, основными элементами которой являются:

Блоки ввода/вывода IOB;

Конфигурируемые логические блоки CLB;

Секции блочной памяти Block SelectRAM;

Блоки встроенных модулей цифровой обработки сигналов DSP.

Цифровые модули управления синхронизацией DCM;

Трассировочных ресурсы.

Конфигурируемые логические блоки CLB соединены с пе реключателями матрицы для доступа к главной трассировки мат рицы и состоят из четырех связанных секций Slice, сгруппиро ванных в пары SLICEM и SLICEL. Каждая пара имеет независи мую цепь, кроме того, в паре SLICEM является цепь смещения.

В состав каждой секции CLB входят два логико-функцио нальных генератора, два запоминающих элемента, конфигури руемых как D-триггеры, широкофункциональные мультиплексо ры MuxF5 и MuxFX, логика ускоренного переноса и каскадиро вания, а также логика для арифметических вычислений.

Функциональные генераторы конфигурируются как четы рехвходовых таблицы преобразования look-up tables (LUT), спо собные реализовывать любые четыревходовые булевые функции, при этом задержка распространения сигнала при прохождении через LUT не зависит от реализованной функции. Каждый функ циональный генератор в паре секций SLICEM может быть скон фигурированный как элемент распределенной памяти RAM 16х1 бит или как 16-битный сдвиговый регистр SRL без использования доступных в секции D-триггеров, то есть каждый LUT может вы полнять задержку последовательности данных от 1 до 16 тактов Для получения больших задержек возможно каскадирование LUT с помощью линий ShiftIn, ShiftOut. В одном блоке CLB можно получить до 64 тактов задержки. Подобное программирование задержек позволяет создавать сбалансированные конвейерные структуры. Все функциональные генераторы могут быть сконфи гурированные и как элементы ПЗУ ROM.

Мультиплексоры эффективно комбинируют таблицы пре образования в пределах CLB, а также между различными CLB, позволяя реализовывать различные логические функции даже с большим количеством переменных. Опции к девяти переменным могут быть реализованы в одной секции Slice. Логика для ариф метических вычислений представляет собой элемент XOR, что позволяет реализовывать двухбитовое суммирования в пределах Slice. Дополнительный элемент AND улучшает эффективность трассировки операции умножения.

В 2006 году фирма Xilinx анонсировала выпуск нового се мейства ПЛИС Virtex-V. Данные устройства выполнены с со блюдением технологических норм 65 нм с медными проводника ми и напряжением питания ядра 1 В. В настоящее время пользо вателю уже доступны ПЛИС одной серии Virtex-V емкостью до 8000 тыс. «эквивалентных» ячеек.

Архитектура ПЛИС претерпела кардинальные изменения.

Логико-функциональные генераторы теперь представляют собой 6-входовую таблицу истинности, которая может конфигуриро ваться как 32-разрядный сдвиговый регистр или блок памяти 64х1. Каждый функциональный генератор имеет два выхода и, поэтому, может конфигурироваться не только как произвольная 6-входовая булева функция, но и как две произвольно определен ные 5-входовые булевы функции при условии наличия у них об щих входов. Это позволит в сложных проектах существенно уменьшить число последовательных связанных логических ячеек, реализующих функции многих переменных, а, следовательно, и уменьшает задержку распространения сигнала, что ведет к росту тактовой частоты проекта.


Изменения коснулись и блочной памяти, объем базового блока которой составляет теперь 36 Кбит, причем каждый блок может быть использован как два независимых блока по 18 Кбит в блоках DSP, стало доступно перемножения 25-разрядного числа на 18-разрядное, добавлен независимый 48-разрядный вход и возможность суммирования трех операндов в пределах одного блока. Интересные изменения произошли в схеме трассировоч ных ресурсов: в дополнение к вертикальным и горизонтальным трассировочных линий в Virtex-V предусмотрены диагональные соединения логическими ячейками. Появился новый вариант мо дуля формирования тактичного сигнала - Clock Manager Tile (CMT), в котором есть два уже знакомых по У11! Эх-4 устройст ва ЕСМ (цифровых) и одно устройство фазовой автоподстройки частоты РЬЬ (аналоговый).

ЕП ЕП К ЕГm ЕПm МАП Блок Блок МАГ памяти пам'яті С А К Контролер Контролер розподіленої распределен ной памяти пам'яті ЕП ЕП К Блок Блок ЕГm МАПn ЕПm пам'яті памяти МАГ n С А Контролер Контролер розподіленої распределен ной памяти пам'яті Связь Зв'язок длябазовымизструктурами с другими зєднання іншими базовими модулями Рис. 4.5. Типовая структура базового модуля реконфигурируемой структуры Максимальная тактовая частота ПЛИС семейства Уйех-У достигла 550 МГц, а потребляемая мощность снизилась примерно на 40% по сравнению с Уп1ех-IV Таким образом, быстрое развитие технологии ПЛИС в по следние годы предоставило разработчикам вычислительных сис тем поистине уникальные возможности. Последние разработки ведущих производителей ПЛИС позволяют реализовывать в од ной микросхеме разные схемотехнические решения – от универ сальных микропроцессоров, схем цифровой обработки сигналов, нейронных сетей, схем различных интерфейсов к самых утончен ным специализированным вычислителям. Причем все это много образие технических решений может быть в любой момент изме нены пользователем в зависимости от потребности при решении тех или иных задач. Поэтому можно сделать однозначный вывод о том, что ПЛИС является наиболее перспективной элементной базой для построения реконфигурируемых мультиконвейерных вычислительных структур на «автоматном» уровне.

§ 4.5.3. Принципы построения базовых модулей ре конфигурируемых вычислительных структур на осно ве ПЛИС Использование ПЛИС как основного элемента при по строении базовых модулей реконфигурируемых мультиконвей ерных вычислительных структур позволяет предоставить им но вые качества, связанные с интеграцией целого ряда функцио нальных блоков в поле логических блоков (рис. 4.5) ПЛИС. Ти повая компоновка основного устройства на основе ПЛИС пока зана на рис. 4.6.

Базовый модуль на основе ПЛИС несет в себе все харак терные признаки завершенной реконфигурируемых системы [97].

В то же время он имеет возможности для представления с други ми такими же базовыми модулями для наращивания производи тельности.

Основные вычислительные возможности базового модуля сосредоточены в решающем поле, которое содержит некоторое множество ПЛИС большой степени интеграции. Показанные на рис. 4.5 макропроцессоры МАП1 - МАПn, каждый из которых, в свою очередь, содержит несколько элементарных процессоров ЕП1 - ЕПm, объединены коммутаторами К, внутрений модуль ный коммутатор К2;

контроллеры распределенной памяти для управления блоками распределенной памяти. При этом сами бло ки распределенной памяти выполняются на типичных микросхе мах ОЗУ SRAM или SDRAM необходимого объема и быстродей ствия.

Блоки Блоки памяти Блоки Блоки Блоки Поле розв’язку Поле розвязки пам’яті пам’яті памяти памяти для зєднання з іншими базовими Зв'язок для соединения с другими базовы N Разъём ПЛИС Блоки Блоки Роз’єм ПЛИС ПЛИС ПЛИС памяти ПЛІС ПЛІС ПЛІС LVSD пам’яті N N N ми модулями N модулями Блоки Блоки Блоки памяти Роз’єм ПЛИС ПЛІС ПЛІС ПЛИС ПЛІС ПЛИС памяти пам’яті LVSD Блоки Связь ПЛИС КБМ из ПЛІС КБМ із памяти Роз’єм ПЛІС построенных ПЛИС ПЛИС вбудованим ПЛІС ПЛІС ПЛИС LVSD микропроцессоров мікропроцесором Блоки Блоки Блоки Блоки Блоки Блоки Блоки ПЗУ Блоки ПЗУ пам’яті пам’яті пам’яті памяти пам’яті памяти памяти памяти Налаштування Настройки Рис. 4.6. Структура базового модуля реконфигурированных систем на основе ПЛИС Поскольку в решающем поле реализуются функциональ ные узлы, которые располагаются в ресурсах нескольких или да же всех микросхем, то необходимо стремиться к тому, чтобы максимально снизить эффект границ между кристаллами ПЛИС.

Снижение межкристального эффекта границ достигается двумя путями. Первый из них предусматривает использование ПЛИС максимальной интеграции, которые позволяют размещать все бо лее крупные фрагменты функциональных узлов. Второй путь со стоит в создании регулярных и однородных связей между ПЛИС.

С этой целью микросхемы располагаются в узлах двумерной ре шетки и соединяются между собой ортогональной системой свя зей. Такая система связей позволяет существенно упростить пе чатную плату и улучшить ее частотные характеристики, посколь ку связи между соседними микросхемами не превышают единиц сантиметров. Данные между далекими микросхемами передаются по транзитным каналам через промежуточные микросхемы, ис пользуя систему ортогональных связей.

Связи между ПЛИС решающего поля базового модуля це лесообразно выполнять на основе стандарта LVDS (Low Voltage Differential Signaling - низкая потребляемая мощность выходных каскадов), низкий уровень создаваемых электромагнитных излу чений, невосприимчивость к синфазным электромагнитным по мем и наличие в микросхемах современных ПЛИС аппаратной поддержки для организации высокоскоростных передач данных на основе стандарта LVDS. Физически каждая линия связи пред ставляет собой пару дифференциальных полосковых проводни ков, с обоих концов подключенных к специальным выводов мик росхем. Темп передачи данных по каждой двухпроводной линии, в зависимости от реализации, может составить несколько гигабит в секунду.

Следующим конструктивным уровнем, где необходимо принимать специальные меры для снижения эффекта границ, есть базовые модули.

Поскольку при реализации мультиконвейерных вычисли тельных структур крупных базовых подграфов может не хватить ресурсов одного базового модуля, то возникает необходимость реализации таких структур в пределах двух и более базовых мо дулей. При этом важно сохранить темп передачи данных с мик росхем решающего поля одного базового модуля непосредствен но в ПЛИС другого базового модуля. Для сохранения темпа пе редачи в межмодульных обменах целесообразно также использо вать двухпроводные каналы LVDS. Это позволяет передавать большие информационные потоки между модулями в процессе их совместной работы. Фактически каналы на основе LVDS свя зывают внутренние модульные коммутаторы, что позволяет реа лизовывать различные схемы межмодульных соединений.

Блоки распределенной памяти используются для реализа ции информационных вершин базового подграфу при подаче входных данных и записи результатов вычислений. Для создания эффективных вычислительных структур в рамках базового моду ля необходимо оптимальное соотношение количества ПЛИС, ко личества блоков распределенной памяти и их объема. Для разных задач, решаемых на мультиконвейерных вычислительных струк турах, это соотношение выполняется по-разному. В то же время для мультиконвейерных вычислительных структур не нужно за поминания множества промежуточных данных, так как они пере даются для дальнейшей обработки в следующие степени конвей ерного вычислителя без промежуточного запоминания. Это сни жает требования к общему объему памяти на базовом модуле.

Для мультиконвейерных вычислительных структур более кри тичным является количество блоков распределенной памяти, а не объем каждого блока или общий объем памяти Кроме распреде ленной памяти, реализованной на типичных микросхемах ОЗУ, при создании вычислительных структур широко используется внутренняя кристальная память ПЛИС.

Скорость V решения задач при последовательной обработ ке общей и частной информации при программном управлении в значительной степени зависит от количества обращений к уст ройству памяти для перестройки реконфигурированной системы, в первом приближении вычисляется по формуле:

(4.2) V, k1t1 k 2t где ti – время выборки слова из памяти при выполнении операции в частном устройстве многофункционального блока;

k1 – среднее количество обращений к устройству памяти при выполнении операции в частном устройстве многофункцио нального блока;

k2 – среднее количество обращений к устройству памяти для перестройки алгоритма обработки;

t0 – время выборки слова из памяти при обращении к уст ройству памяти для перестройки алгоритма обработки.

§ 4.6. Основные направления развития высокопроизво дительных реконфигурируемых систем Исходя из вышесказанного, мы видим, что для построения высокопроизводительных реконфигурируемых систем не всегда целесообразно использовать сложные многопроцессорные систе мы. Если мы воспользуемся свойствами элементарных схем ав томатной памяти, вместе с новыми кристаллами с большой логи ческой емкостью, то сможем строить системы, которые по своим свойствам не будут уступать уже существующим, а по скорости внутренней перестройки будут опережать их. Одним словом принцип реконфигурируемых систем выйдет на новый этап раз вития.

Если же мы поставим себе задачу создать, все же мульти процессорные структуру обработки больших массивов информа ции, то за счет большой интеграции в структурах ПЛИС, при ко торой на одном кристалле можно сразу разместить и процессор, и буфер обмена, и память, полученная система будет значительно отличаться своей компактностью и производительностью. Ведь при использовании элементарных автоматов, за счет быстродей ствия процесса внутренней перенастройки, пиковая производи тельность не будет зависеть от поставленной задачи.


Все эти перечисленные ограничения принципиально не по зволяют одновременной обработки общей и частной информа ции, а дают возможность только последовательно обрабатывать общую информацию перестройки алгоритма, после чего обраба тывать частную информацию многофункционального рабочего алгоритма.

Таким образом, приходим к выводу, что для ускорения пе ренастройки многофункционального рабочего алгоритма, требу ется применить еще на «елементаному» уровне схемы памяти, которые могут одновременно обрабатывать общую информацию автомата стратегии и частную информацию многофункциональ ного рабочего алгоритма.

ГЛАВА МЕТОДЫ СИНТЕЗА ЭЛЕМЕНТАРНЫХ МНОГОФУНК ЦИОНАЛЬНЫХ СХЕМ ПАМЯТИ КОМПЬЮТЕРНЫХ СИСТЕМ, Построение элементарных многофункциональных схем па мяти (триггеров) и методов построения на их базе реконфигури руемых устройств на «автоматном» уровне, работа которых рас сматривается в автоматное дискретное время, считается почти за вершенной темой [25;

97;

129–130]. Иначе обстоит дело с элемен тами автоматной памяти, такими как многофункциональные (МФСП) и многоуровневые (МУСП) схемы памяти и методами построения на их базе устройств на «элементном» уровне, работа которых рассматривается в автоматное непрерывное время [55– 56;

73;

86–87].

Это объясняется тем, что в схемах автоматной памяти (МФСП), в которых входной сигнал еj() сохраняет определен ные состояния подмножества (блока j), появляются новые функ ции переходов, расширяющие функциональные возможности устройств компьютерных систем.

Значительное место в данной главе уделено принципам и методам проектирования открытой структуры многофункцио нальных схем памяти с двумя наборами входных сигналов: уста навливающих и сохраняющих (рис. 2.9).

§ 5.1. Символьный язык описания элементарных мно гофункциональных схем памяти Рассмотрим символьный язык описания элементарных схем памяти (триггеров RS-типа, МФСП), с помощью которого можно формальными способами определить их основные харак теристики: количество запоминаемых состояний, количество ус танавливающих и сохраняющих входных сигналов. Зная основ ные характеристики (параметры) элементарных схем памяти, проектировщик осмысленно может выбрать элементарную схему памяти, необходимую для логического проектирования реконфи гурируемого устройства.

К наиболее известным двоичных элементарных схем памя ти относятся триггеры, построенные на базе триггера RS-типа [110], который является частным случаем МФСП [59;

79]. Такие схемы характеризуются тремя основными параметрами: М – ко личество запоминаемых устойчивых состояний а, каждое из ко торых соответствует определенному выходному сигналу схемы памяти у2(Т);

rx – количество наборов устанавливающих x(t) вход ных сигналов и rе – количество наборов е() сохраняющих вход ных сигналов, формально соответствующие структуре МФСП.

Основные структуры МФСП, созданные на логических элементах И-НЕ, ИЛИ-НЕ или И-ИЛИ-НЕ, которые в дальнейшем названы базовыми автоматами (БА), а их параметры определяются пред ложенными формулами.

Схемы памяти состоят из групп БА (логических элементов), группы которых взаимосвязаны между собой цепями обратных связей, а характеристическое число запоминающих состояний Кi в і-й группе определяется по формуле:

Ri (5.1) Кi 2 1, где Ri – количество базовых автоматов (элементов) в i-й группе.

Так, количество М устойчивых состояния а() МФСП, хра нящихся под влиянием сохраняющих входных сигналов е (), определяется формулой:

m М = Ki, (5.2) i где Ki - характеристическое число i-й группы МФСП, которое оп ределяет количество запоминаемых состояний i-й группы.

Общее количество r x различных наборов учредительных x (t) входных сигналов МФСП определяется формулой:

rx = М + 1, (5.3) где М - количество запоминаемых состояния МФСП;

1 – дополнительный набор устанавливающего xр(t) входного сигнала однозначно устанавливает состояние ар(t), которое не хранится ни при одном наборе сохраняющих е() входных сигналов МФСП. Такой набор устанавливающего xр(t) вход ного сигнала в детерминированных устройствах запрещен.

Количество различных rk наборов сохраняющих е() вход ных сигналов, которые могут запоминать различные группы k (2 k m ) состояний в МФСП, определяются формулой:

k cm k rk = (2 R, (5.4) 1) i j 1 i где C km – количество комбинаций из m по k;

m – количество групп базовых автоматов (БА) в МФСП;

Ri – количество БА в i-й группе МФСП.

Общее количество rе различных наборов сохраняющих е() входных сигналов МФСП определяется формулой:

m rе = rk. (5.5) k Более просто общее количество rе различных наборов со храняющих е() входных сигналов МФСП можно определять формулой:

m rе = Ki (5.6) i Структуру МФСП можно описать символьным числом.

Символьное описание элементарного устройства памяти можно представить в виде позиционного числа (десятичной или шестна дцатеричного), которое определяет структуру МФСП. Это число должно характеризовать структуру так, чтобы, используя число, возможно, было формальными методами вычислить основные параметры схемы памяти, на основе которых выполнить выбор оптимальной, по мнению проектировщика, структуры и постро ить ее на логических элементах в виде функциональной схемы памяти [79].

В символьном описании МФСП целесообразно ввести мно горазрядное десятичное число, количество разрядов которого со ответствует количеству групп логических элементов в МФСП, а каждая цифра – количество логических элементов в той или иной группе. Максимальное количество разрядов десятичного числа будет равна 10, что соответствует ограничению числа групп до в структуре МФСП. Эти ограничения чисто условные, хотя и со ответствуют в некоторой степени ограничению многих базовых элементов ИЛИ-НЕ (И-НЕ) в интегральных схем [129].

Например, триггер RS-типа в символьном виде можно опи сать числом 11, которое указывает, что триггер имеет две группы логических элементов ИЛИ-НЕ (И-НЕ), по одному логическому элементу в каждой [104]. С символьного описания триггера RS типа можно определить его основные параметры из приведенных ранее формул (5.1) – (5.6) и определить его значение: М = 2 (по формуле 5.2);

rx = 3 (по формуле 5.3);

rе = 1 (по формуле 5.6). При этом нужно учесть, что в множестве наборов устанавливающих x(t) входных сигналов в детерминированных устройствах входя щий сигнал xр(t) является некорректным, так как он устанавлива ет такое состояние, которое не сохраняется ни при одном наборе сохраняющих е() входных сигналов. В триггере RS-типа сбере гающий е() входной сигнал (R = S = 0) запоминает только одно из двух устойчивых состояния (Q = 1 или Q = 0) [11;

110].

Символьное многоразрядных число, определяет структуру МФСП в десятичной системе счисления, имеет ограничения ко личества логических элементов И-НЕ (ИЛИ-НЕ) в каждой группе до 9, что соответствует реальным ограничением интегральных схем [129]. Количество разрядов, характеризующих структуру МФСП в десятичной системе счисления, имеют ограничения на количество возможных входов в используемых логических эле ментах (в данном символьном описании – до 10). В символьном описании структура МФСП задается количеством логических элементов в каждой i-й позиции числа и количеством групп (раз рядов) в самом номере.

§ 5.2 Исследование возможных вариантов многофунк циональных схем памяти в символьном числе МФСП проектируется с определенным количеством логи ческих элементов n (n 2 ), разделенных на m (m n) групп. Коли чество вариантов структурных решений МФСП из n логических элементов быстро растет при соответствующем росте числа ло гических элементов.

Например:

если n = 2, символьное описание структуры МФСП описы вается только одним числом 11 (триггер RS-типа);

если n = 3, существуют два символьных описания структуры МФСП: 12, 111 (записи 12 и 21 одинаковы при построении структуры МФСП;

если n = 4, существуют четыре варианта описания МФСП:

22, 13, 112, 1111.

если n = 5, существуют шесть вариантов описания МФСП:

14, 23, 113, 122, 1112, 11111 и т.д.

Выбор структуры МФСП из необходимых параметров M, rx, re может осуществить сам разработчик еще на уровне сим вольного описания структуры МФСП.

Если при выборе структуры МФСП за критерий взять толь ко один из основных параметров M, и количество n логических элементов, используемых в структуре МФСП, то n находится в следующих пределах:

log2 M n M (5.7) Выбор структуры МФСП при определении основных пара метров довольно формализованный, и его можно реализовать на современных компьютерах.

Для получения результатов, которые получаются при сим вольном описании и выборе МФСП, можно выполнить следую щие шаги:

1. При символьном описании МФСП можно определить его ос новные параметры: М – количество сохраняющих устойчивых состояний;

rx – количество наборов устанавливающих xi(t) вход ных сигналов и rе – количество наборов сохраняющих еj() вход ных сигналов, а так же выбрать необходимый МФСП (удовлетво ряющий полученным результатам при определении основных па раметров) для логического проектирования устройств вычисли тельных машин и сетей.

2. Выбирая с учетом основных параметров необходимую МФСП, можно построить ее функциональную схему на базе логических элементов (И-НЕ, ИЛИ-НЕ, И-ИЛИ-НЕ), а также найти ее описа ние в виде системы логических уравнений, когда это необходимо, для компьютерного моделирования схемы.

3. Находим описание в виде системы логических уравнений схе мы памяти. С помощью методов анализа определяем ее парамет ры: наборы устанавливающих xi(t) входных сигналов и наборы сохраняющих еj() входных сигналов, которые сохраняют уста новленные состояния или изменяют структуру их запоминания.

Наборы устанавливающих xi(t) входных сигналов соответственно устанавливают состояния аi(t) в МФСП и при дальнейшем набо рах сохраняющих еj() входных сигналов запоминает эти состоя ния аi() в определенных блоках j (аi(t) = аi() j) состояний МФСП или осуществляет укрупненные переходы в определенные состояния блоков j (аі(t) аk();

аі(t) i;

аk() j) во время внут реннего такта за один машинный такт Т.

Таким образом, стало ясно, что для работы многофункцио нальных схем нужны два набора входных сигналов: устанавли вающий xi(t) и сохраняющий еj(), поступающих за один такт машинного времени Т (Т = t + ). Особенностью этих двух сиг налов является то, что устанавливающий xi(t) поглощает сбере гающий еj(), если они поступают в одно и то же время.

xі(t) = xі(t) еj(t) (5.8) Это очень важное понятие, которым мы будем руково дствоваться в дальнейшем при рассмотрении функционирования схем памяти.

§ Синтез многофункциональных схем памяти по символьному описанию Символьное описание МФСП в виде десятичного числа со держит все необходимые элементы для структурного синтеза асинхронной МФСП. В этом описании рассматривается инфор мация о количестве используемых элементов, количество групп, на которые разбиты логические элементы, и количество логиче ских элементов в этих группах. Однако, в этом описании нет ин формации о том, на каких логических элементах будет реализо вана МФСП и в каком классе памяти – L или LM. Выбор логиче ских элементов и класса схем памяти – дело самого разработчика МФСП.

Выбор типов логических элементов определяется количе ством входов в логическом элементе, быстродействием логиче ских элементов, их потребительской мощностью или необходи мостью использовать в виде активного сигнала (входящего и ис ходящего) в элементе логическую единицу или ноль.

После выбора типа логических элементов с определенными характеристиками можно определить класс самой МФСП. Мно гофункциональные схемы памяти класса L имеют больше, чем МФСП класса LM, количество входов в логических элементах, но большее быстродействие и менее аппаратных расходов логиче ских элементов ИЛИ, которые в классе LM участвуют в связях между группами, причем их количество не превышает количест во групп в МФСП.

Для МФСП класса L микроструктурный синтез при сим вольном описании заключается в следующем.

Берем такое количество логических элементов И-НЕ, ИЛИ НЕ или И-ИЛИ-НЕ, которое равно сумме цифр в числовом сим вольном описании МФСП. Например, символьное описание рав но числу 22. Тогда количество логических элементов равно (2+2). Делим эти логические элементы на такое количество групп, чтобы они равнялись количеству разрядов в числовом символьном описании МФСП (4 : 2 = 2), а в каждой группе берем такое количество логических элементов, чтобы оно равнялись значению соответствующей цифры в разряде десятичного числа символьного описания МФСП.

Логические элементы одной группы соединяются своими выходными узлами с входными узлами всех логических элемен тов других групп. Другие входы логических элементов (не менее двух), которые соединяются с соответствующими входными ши нами МФСП (ВШХ и ВШЕ), используются для устанавливающих и сохраняющих входных сигналов. Выходные узлы логических элементов соединяются с выходной шиной МФСП (ВШУ).

Для МФСП класса LM микроструктурный синтез при сим вольном описании предусматривает такие действия.

Берем такое количество логических элементов И-НЕ, ИЛИ НЕ или И-ИЛИ-НЕ, которое равно сумме цифр в числовом сим вольном описании МФСП, и такое количество логических эле ментов И или ИЛИ, которое равно количеству разрядов в число вом символьном описании МФСП, где цифра в разряде имеет значение больше единицы.

Делим эти логические элементы (И-НЕ, ИЛИ-НЕ или И ИЛИ-НЕ) на такое количество групп, чтобы они равнялись коли честву разрядов в числовом символьном описании МФСП. В ка ждой группе берем такое количество логических элементов, ко торое равно значению соответствующей цифры в разряде деся тичного числа символьного описания МФСП, а также такое ко личество логических элементов И или ИЛИ, которое равно коли честву разрядов в числовом символьном описании МФСП, где цифра в разряде имеет значение больше единицы.

Логические элементы одной группы связываются своими выходными узлами (когда цифра в разряде равна единице) или через логический элемент И либо ИЛИ (когда цифра в разряде больше единицы) с входными узлами всех логических элементов других групп. Другие входы логических элементов (не менее двух), которые соединяются с соответствующими входными ши нами МФСП (ВШХ и ВШЕ), которые используются для устанав ливающих и сохраняющих входных сигналов. Выходные узлы логических элементов (И-НЕ, ИЛИ-НЕ или И-ИЛИ-НЕ) соеди няются с выходной шиной МФСП (ВШУ).

Выполняя микроструктурный синтез МФСП при символь ном описании схемы памяти, как и при любом синтезе схем па мяти, необходимо учитывать ограничения логических элементов при количестве допустимых входных узлов и количества допус тимых значений нагрузочной способности логических элементов, используемых для проектирования МФСП. Допустим, что при построении МФСП используются K-входовых элементов И-НЕ, ИЛИ-НЕ или И-ИЛИ-НЕ со способностью нагрузки, равна Р1, и R-входовые элементы И или ИЛИ со значением способностью нагрузки, равна Р2.

Для МФСП класса L прежде чем выполнить микрострук турный синтез функциональной схемы при ее символьном описа нии, необходимо выполнить проверку на допустимость таких от ношений:

m K Ri 2;

(5.9) i m P1 Ri 1, i где m – количество разрядов в символьном числе МФСП;

Ri – значение цифр в символьном числе МФСП.

Для МФСП класса LM перед микроструктурных синтезом необходимо выполнить проверку на допустимость таких соотно шений:

K m 1;

P 2;

(5.10) R max( Ri );

m P2 Ri 1.

i В том случае, когда символьное число, например, равно 13, для построения структуры МФСП на логических элементах И НЕ, ИЛИ-НЕ или И-ИЛИ-НЕ при ограничениях K = 5;

P1 = 4;

R = 3 и P2 = 4 заданные соотношения удовлетворяют асинхронной схеме памяти МФСП класса L и LM, что обеспечивает коррект ность синтеза.

Рассматривая ряд чисел, сумма цифр которых не превыша ет пяти, и выбирая их по символьное описание МФСП, можно со гласно формулам вычислить значения их основных параметров.

Определив основные параметры различных МФСП с допусти мыми ограничениями логических элементов, можно осуществить выбор МФСП, соответствующую выбранным параметрам. Вы полним произвольную выборку структуры МФСП, количество состояний которой запоминающиеся, не менее 6. Ближайшими являются символьные числа 22 и 13, которые удовлетворяют кри териям.

Рассмотрим пример синтеза функциональной схемы МФСП на элементах И-НЕ и ИЛИ-НЕ, описываемых символьным чис лом 13. Во-первых, используем четыре элемента И-НЕ или ИЛИ НЕ. Их характеристики имеют следующие значения:

М (число состояний, которые запоминаются) m М = Кi = 1 +7 = 8;

i rx (количество наборов устанавливающих х(t) входных сиг налов) rx = М + 1 = 9;

rе (количество наборов сохраняющих e() входных сигна лов) rе = 1 7 = Сначала разбиваем элементы на две группы: в первой будет один элемент, а во второй группе – три. В группе, содержащей более одного элемента, все выходные узлы элементов соединя ются с входными узлами элементов других групп (в нашем слу чае, со входом одного элемента другой группы). Выходной узел элемента группы, состоящей из одного элемента, соединяется с входными узлами элементов группы, состоящей из трех элемен тов. Свободные два входных узла каждого элемента МФСП со единяем соответственно с входной установочной шиной (ВШХ) и с входной шиной МФСП (ВШЕ), сохраняющей состояния, а вы ходные узлы всех элементов – с ее выходной шиной (ВШУ).

МФСП класса L, построенные на элементах И-НЕ и ИЛИ-НЕ, изображены на рис. 5.1 и рис. 5.2.

МФСП класса LМ, построенные на элементах И-НЕ и ИЛИ НЕ (рис. 5.3 и рис. 5.4), имеет еще дополнительные элементы И (ИЛИ), но имеет меньше внутренних связей, что очень важно при применении их в интегральных схемах.

Таким образом, имея функциональную схему памяти с оп ределенным количеством элементов и используя методику анали за МФСП [77;

79], можно определить количество устанавливаю щих и сохраняющих входных сигналов, количество состояний, запоминаются при определенных сохраняющих входных сигна лах, а также количество элементарных входных слов: однознач ных и укрупненных [55].

a1 a2 a3 a & & & & u1 u u2 u z1 z z2 z Рис. 5.1. МФСП класса L на элементах И-НЕ a1 a2 a3 a 1 1 1 u1 u u2 u z1 z z2 z Рис. 5.2. МФСП класса L на элементах ИЛИ-НЕ § Определение входных слов многофункциональных схем памяти § Определение однозначных элементарных входных слов Определение допустимых однозначных элементарных входных слов р0(Т) МФСП состоит из подбора множества вход ных слов р0(Т), содержащие пары последовательных наборов ус танавливающих хі(t) входных сигналов, которые однозначно ус танавливают состояния аі наборов сохраняющих еj() входных сигналов, при которых запоминаются установленные состояния аі.

& a1 a2 a3 a & & & & u1 u u2 u z1 z z2 z Рис. 5.3. МФСП класса Lм на элементах И-НЕ a1 a2 a3 a 1 1 1 u1 u u2 u z1 z z2 z Рис. 5.4. МФСП класса Lм на элементах ИЛИ-НЕ Сначала определяем множество наборов устанавливающих x(t) входных сигналов, которые однозначно устанавливают вы ходные сигналы на узлах логических элементов И-НЕ (ИЛИ-НЕ) МФСП. Характерной особенностью наборов устанавливающих x(t) входных сигналов является наличие активных единичных значений сигналов на входных узлах логических элементов И-НЕ (ИЛИ-НЕ) всех групп, кроме i-й группы.



Pages:     | 1 | 2 || 4 | 5 |   ...   | 6 |
 





 
© 2013 www.libed.ru - «Бесплатная библиотека научно-практических конференций»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.