авторефераты диссертаций БЕСПЛАТНАЯ БИБЛИОТЕКА РОССИИ

КОНФЕРЕНЦИИ, КНИГИ, ПОСОБИЯ, НАУЧНЫЕ ИЗДАНИЯ

<< ГЛАВНАЯ
АГРОИНЖЕНЕРИЯ
АСТРОНОМИЯ
БЕЗОПАСНОСТЬ
БИОЛОГИЯ
ЗЕМЛЯ
ИНФОРМАТИКА
ИСКУССТВОВЕДЕНИЕ
ИСТОРИЯ
КУЛЬТУРОЛОГИЯ
МАШИНОСТРОЕНИЕ
МЕДИЦИНА
МЕТАЛЛУРГИЯ
МЕХАНИКА
ПЕДАГОГИКА
ПОЛИТИКА
ПРИБОРОСТРОЕНИЕ
ПРОДОВОЛЬСТВИЕ
ПСИХОЛОГИЯ
РАДИОТЕХНИКА
СЕЛЬСКОЕ ХОЗЯЙСТВО
СОЦИОЛОГИЯ
СТРОИТЕЛЬСТВО
ТЕХНИЧЕСКИЕ НАУКИ
ТРАНСПОРТ
ФАРМАЦЕВТИКА
ФИЗИКА
ФИЗИОЛОГИЯ
ФИЛОЛОГИЯ
ФИЛОСОФИЯ
ХИМИЯ
ЭКОНОМИКА
ЭЛЕКТРОТЕХНИКА
ЭНЕРГЕТИКА
ЮРИСПРУДЕНЦИЯ
ЯЗЫКОЗНАНИЕ
РАЗНОЕ
КОНТАКТЫ


Pages:     | 1 |   ...   | 3 | 4 || 6 |

«МИНИСТЕРСТВО ПРОСВЕЩЕНИЯ И НАУКИ УКРАИНЫ КИЕВСКИЙ НАЦИОНАЛЬНЫЙ ЭКОНОМИЧЕСКИЙ УНИВЕРСИТЕТ Л.Ф. МАРАХОВСКИЙ, Н.Л. МИХНО ОСНОВЫ ...»

-- [ Страница 5 ] --

При функционировании МУСП (как элементарного авто мата третьего рода) при внутреннего такта можно использовать укрупненные переходы в определенном блоке і состояний под влиянием только наборов устанавливающих xМ(t) входных сигна лов автомата стратегии АМ.

Выходные сигналы МУСП (или других схем памяти) могут быть восприняты другими схемами памяти только при появлении следующего тактового сигнала і+1. Для этого выходные сигналы МУСП должны иметь устойчивые значения после машинного такта Т, который отражает период между двумя тактовыми сиг налами и и і+1, для надежного считывания информации. Вы ходные сигналы у(Т) автоматов второго рода как и выходные сигналы у() автоматов третьего рода можно использовать при появлении следующего синхроимпульсу і+1. Прием информации из выходных узлов схем памяти можно осуществлять обычными способами: асинхронно или синхронно. Снятие информации из выходных узлов схем памяти можно осуществлять параллельно со всех узлов или последовательно, как это изображено в схеме на рис. 8.1.

z z 1 & & 1 1 z ху z 1 & Ау & z z & & z 3 z1 z & & z2 z хМ & & АМ 2 z3 z & & 8.1. Последовательная организация передачи информации При таком последовательном съеме информации из вы ходных узлов схемы памяти количество связей сокращается до количества уровней памяти. Тактовые сигналы і (і= 1, 2, …, K) имеют длительность сигнала, которая достаточна для записи ин формации в другие устройства компонентов компьютерных сис тем. Последовательную организацию съема информации исполь зуют, когда нужно сократить связи между устройствами или их блоками. При этом производится снижение быстродействия при передаче информации из одного блока в другой.

Приведем пример одноступенчатой синхронной МУСП (рис. 8.2).

z & yy Ay zk & zk+ & yM AM zn & Рис. 8.2. Одноступенчатый синхронный МУСП Все входящие узлы синхронизированы сигналом і. Выход ные сигналы параллельно считываются со всех выходных узлов МУСП.

Построение функционально-надежных устройств осущест вляется при произвольном кодировании состояний автомата за счет использования тактовых сигналов і и двух-ступенчатых ре гистров (например, регистров на триггерах) [11;

110].

Двухступенчатые регистры позволяют в МУСП одной сту пени под влиянием наборов устанавливающих xi(t) входных сиг налов, в состав которых входят устойчивые аргументы наборов yj() выходных сигналов МУСП второй ступени, осуществлять надежный переход.

Наборы устанавливающих xк(t)) входных сигналов, пода ваемых по шинах zi (i= 1, …, n) одноступенчатых синхронных МУСП (рис. 8.2), имеют для каждой МФСП значение логическо го нуля для всех групп БАі, кроме одной. Синхросигналы 1 и изображены на рис. 8.3.

t t1 t t2 T T/4 T/4 T/4 T/ T Рис. 8.3. Синхросигналы 1 и Значение наборов yj() выходных сигналов МУСП первой ступени соответственно равны значениям наборов устанавли вающих xк(t) входных сигналов МУСП второй ступени. На основе этого свойства одноступенчатые МУСП соединяются друг с дру гом и могут быть применены в качестве і-го разряда параллель ного регистра (рис. 8.4).

z & у & Ay Ay zk & уk & zk+ & уk+ & AM AM zn уn & & I ступень ІІ ступень Рис. 8.4. Двухступенчатые МУСП Каждая ступень МУСП (рис. 8.4) может работать, осуще ствляя переход в тактах Тj и j(j = 1, 2). Переходы в МУСП пер вой ступени заканчиваются до появления тактового сигнала второй ступени, а переходы в автомате второй ступени заканчи ваются до появления тактового сигнала 1 первой ступени, что важно для надежной работы двухступенчатой синхронной МУСП.

Синхронный МУСП характеризуется тем, что каждый его переход осуществляется при подаче на вход тактового (синхрон ного) сигнала или после окончания тактового (синхронного) сигнала с минимальной задержкой одного логического элемен та, что позволяет на выходных узлах МУСП к появлению такто вого синхроимпульсу і+1 иметь постоянные наборы yj() выход ных сигналов.

Одноступенчатые асинхронные и синхронные МУСП и двухступенчатые МУСП могут быть реализованы при построе нии различных регистров в компонентах компьютерных систем.

0 розряд регістра на двоступеневих БРСП (n-1) розряд регістра на двоступеневих БРСП Рис. 8.5. Параллельный регистр на МУСП на n роз рядов Повторяя структура і-го разряда двухступенчатого регист ра на МУСП n раз, можно составить общую схему n-разрядного параллельного регистра (рис. 8.5).

Количество запоминающих состояний Мр этого регистра можно определить по формуле:

n M p = MN, (8.1) где n - количество разрядов регистра;

MN - количество запоминаемых состояний МУСП.

Количество MN запоминающих состояний МУСП опреде ляется по формуле:

N (8.2) M N m j, j где N - количество уровней в МУСП;

mj - количество групп БА в МУСП j-го уровня.

Диапазон целых чисел, которые отождествляются с коли чеством состояний регистра, имеет такой формульный вид:

(8.3) 0 А M p.

В многоуровневом параллельном регистре можно исполь зовать автомат стратегии АМ не в каждом МУСП і-м разряде, а один для всех МФСП Ау всего регистра (рис. 8.6).

Диапазон целых чисел, которые отождествляются с коли чеством состояний регистра с одним автоматом стратегии АМ, выглядит так:

0 А M м М n, (8.4) у где Мм – количество запоминаемых состояний автомата страте гии АМ;

Му – – количество запоминаемых состояний БФСП Ау;

n – количество разрядов регистра.

Рис. 8.6. Один автомат стратегии в регистре на МФСП Диапазоны чисел регистров разбиваются на числовые от резки, которые определяются состояниями автомата стратегии АМ.

Параллельные регистры на МУСП могут функционировать в разных своих схемах памяти автомата стратегии, а также в мат ричных блоках состояний МФСП j и i [59;

79]. Если предста вить блок j состояний в виде числового отрезка целых чисел, каждое число из которых отождествляется с состоянием всех МФСП в МУСП регистра, то укрупненные переходы в блоках i состояний позволяют регистра перейти из одного числового от резка в другой.

Укрупненные детерминированные переходы выполняются во внутреннем такте машинного такта и характеризуют регистр на МУСП как автомат 3-го рода [77].

Выходные сигналы одноступенчатого параллельного реги стра (структура і-го разряда параллельного регистра на МУСП которого изображена на рис. 8.3) определяется для каждого і-го разряда одновременно выходными сигналами автомата стратегии АМ и выходными сигналами МФСП Ау. Характерная особенность набора уі выходных сигналов одноступенчатого регистра на МУСП при детерминированной работе – это их равенство набору устанавливающих хі входных сигналов. Эта особенность позволя ет реализовать сравнительно простую организацию двухступен чатых регистров.

Двухступенчатые параллельные регистры можно реализо вать на двухступенчатых МУСП, как это показано на рис. 8.4.

Количество і-х разрядов двухступенчатого регистра на МУСП определяет разрядность самого регистра. Входная информация подается на входные узлы первой ступени регистра и по синхро сигналу 1 записывается в первую ступень регистра. После осу ществления переходных процессов в первой ступени регистра и отключения синхросигнала 1, информацию из первой степени можно записать во вторую степень регистра. Запись информации в другую степень регистра можно осуществлять при появлении синхросигнала 2 (рис. 8.3). Такая двухступенчатая организация параллельного регистра совместно с тактовыми сигналами позво ляет осуществлять произвольное кодирование при реализации конечных автоматов цифровых устройств ЭВМ и систем.

Качественно новые свойства МУСП позволяют двухсту пенчатым синхронным устройствам памяти перестраивать алго ритм своего функционирования без потери быстродействия, од новременно запоминая общую информацию в автомате стратегии Ам и частную информацию в МФСП Ау.

§ Анализ параметров реконфигурируемых параллель ных регистров на многоуровневых схемах памяти Предельная рабочая частота переключения Fp асинхрон ных одноступенчатых параллельных регистров на МУСП соот ветствует предельной рабочей частоте переключения базовых схем памяти (триггеров, МСП, МФСП и МУСП). Отличие от асинхронных, тактированные регистры имеют на входах каждого і-й группы МФСП в МУСП дополнительные схемы И (ИЛИ), первые входные узлы которых объединены и со входом синхро импульсу, а другие входные узлы используются для представ ления информационных наборов x(t) входных сигналов. Инфор мация, подаваемая на информационные входы, может быть при нята базовой МУСП только в момент появления синхроимпульсу.

При использовании МФСП класса L для построения такти рованного МУСП, получаем устройство памяти по параметрам соответствующим быстродействию тактированных триггеров, в связи с тем, что МФСП класса L по быстродействию работы со ответствует быстродействия триггеров. Таким образом, предель ная рабочая частота регистра, построенный на МФСП, равная отношению:

Fp 1/(4е), (8.5) где е - задержка распространения сигнала через один логический элемент.

Регистр, построенный на триггерах (двоичных или БСП), может запоминать аналогичное количество М состояний, как и регистр, построенный на МУСП класса LB. Однако регистр на N триггерах по аппаратным затратам менее экономичен и имеет меньшие функциональные возможности. Сделаем сравнение дан ных параллельных регистров, запоминающих одинаковое коли чество М состояний.

Количество элементов И-НЕ, используемые в і-ом разряде параллельного регистра на МУСП равно 18, имеет 8 входных уз лов zі,, на которые подаются наборы устанавливающих х(t) вход ных сигналов, и один синхроимпульс, количество элементов в синхронном МУСП на одно состояние равняется 1 (L = 1) (рис.

8.7).

а1 а2 а & & z а а & & & z а а & & & а z & & & z а а & & & z а а & & а z а4 а5 а & z & z Рис. 8.7. Разряд регистра на МУСП класса LB N Количество элементов И-НЕ, используемые в і-ом разряде параллельного регистра, который запоминает 2 состояния на триггерах, равно 4 [11]. Количество элементов в синхронном триггере на одно состояние равняется 2 (L = 2), что в два раза больше, чем в синхронной МУСП (рис. 8.7). Количество внут ренних связей в синхронном триггере на одно состояние равняет ся 2 (Sвутр.с = 2), что больше чем в синхронном МФСП, в которой количество внутренних связей равна 34/18 1,9 (Sвутр.с 1,9). Ко личество внешних связей в синхронном триггере на одно состоя ние равно 2,5 (Sвнеш.с = 2,5), что больше, чем в синхронном МФСП, в которой количество внешних связей равна 19/18 1, (с1,06).

Таким образом, синхронный регистр на триггерах исполь зует больше аппаратурных затрат, чем регистр на МУСП на одно запоминающее состояние.

Регистр на МУСП может еще изменять функционирование БФСП, входящую в ее состав, реализуя различные отображения {X} в {Y} в соответствующих блоках j запоминаемых состоя ний и осуществлять укрупненные переходы в блоках j запоми наемых состояний БФСП, принципиально недоступно регистру на триггерах. Сравнимый анализ регистров наглядно демонстри рует преимущества параллельных синхронных регистров на МУСП по аппаратурным затратам, количеству внутренних и внешних связей на одно состояние, и преимущества по функцио нальным возможностям в табл. 8.1.

Таблица 8. Сравнение регистров Параметры Регистр на Регистр на триггерах МУСП L=2 L= Количество элементов на одно состояние Sвутр.с = 2 Sвутр.с 1, Количество внутренних связей на одно состояние Sвнеш.с = 2,5 Sвнеш.с 1, Количество внешних связей на одно состояние Функции реализации различ- Нет Как в МФСП ных отображений Функции реализации укруп- Нет Как в МФСП ненных переходов Предельная рабочая частота одинакова одинакова § Методы построения реконфигурируемых регистров сдвига на многоуровневых схемах памяти Регистры сдвига - это типовые узлы ЭВМ. Выделяют реги стры со сдвигом вправо, влево или реверсивные разряды регистра сдвига – это двухступенчатые схемы памяти [10]. Схема регистра сдвига на двухступенчатых МУСП со сдвигом вправо изображена на рис. 8.8.

Рис. 8.8. Реконфигурируемые регистры сдвига Такие регистры сдвига на МУСП имеют повышенную мощность запоминаемых состояний в каждом і-ом разряде по сравнении с бинарными (регистрами сдвига на триггерах), что позволяет осуществлять сдвиг сразу по модулю МN (МN – количе ство запоминаемых состояний в одном разряде регистра).

j Регистры сдвига можно реализовать также на МФСП А у с единым автоматом стратегии АМ. Схема регистра сдвига на j МФСП Ау с единым автоматом стратегии АМ изображена на рис. 8.9.

(n-1)-й розряд 0-й розряд 1 ступінь 2 ступінь Y Z & & Zk Ау Ау n & n & Yk Zk+ & АМ Zq Ау n & Zq+ & Z Ау n & Рис. 8.9. Реконфигурируемые регистры сдвига на МФСП з одним автоматом стратегии Работа регистра сдвига на МФСП А уj осуществляется в оп ределенных блоках j его состояний, которые сохраняются при соответствующих состояниях автомата стратегии АМ1. При изме j нении только состояний автомата стратегии АМ1 в регистре сдви j га осуществляется укрупненный переход в блоке i состояний ре гистра.

По такому же принципу можно реализовать регистры сдвига влево и реверсивные регистры.

Применяя параллельные регистры и регистры сдвига, ви дим, что они в состоянии запоминать одновременно общую и ча стную информацию, делать переходы по двум переменным вход ным сигналам х и е, перестраивать алгоритм своей работы, что принципиально невозможно сделать на триггерных регистрах.

§ Методы построения реконфигурируемых счетчиков на многоуровневых схемах памяти § Основные понятия Основная задача структурной теории автоматов – изучение композиции автоматов, т.е. методов построения сложных автома тов с простых автоматов. Теория структурного синтеза автоматов позволяет на основе общих приемов строить структурные схемы автоматов на основе композиции заданной конечного количества типовых автоматов. Цель структурного синтеза – построение функциональной схемы, которая реализует автомат с логических элементов определенного типа [25].

При структурном синтезе автоматы не разделяют на асин хронные и синхронные, поскольку на практике все автоматы – асинхронные и устойчивость их состояний обеспечивается вве дением синхронизации. Для упрощения в дальнейшем будем вво дить синхронизирующие сигналы во время такта t автоматного дискретного или непрерывного времени. В этом случае, автоматы синхронизируются некоторым независимым синхронизирующим источником (генератором синхронизирующих сигналов).

Известный канонический метод структурного синтеза, со гласно которому используют элементарные автоматы двух видов:

монофункциональные автоматы 2-го второго рода (триггеры) и автоматы без памяти (комбинационные схемы). Теоретическим обоснованием канонического метода синтеза автоматов 1-го и 2-го рода, функционирующих в автоматном дискретном времени, является теорема о структурной полноте [25].

Дадим свое определение теоремы о структурной полноте, предложенной еще в 1962 году В. М. Глушков [25].

Каждая система элементарных автоматов, содержащая одноступенчатый монофункциональный автомат (автомат Мура с нетривиальной памятью), который имеет полную сис тему переходов, полную систему выходов и только одну систему функций сохранения состояний, и любую функционально полную систему логических элементов является структурно полной системой.

В данную теорему установлен для большего уточнения, что элементарный автомат является одноступенчатым и моно функциональным, как это соответствует автомату Мура с нетри виальной памятью, а также, что этот элементарный автомат имеет только одну систему функций сохранения состояний. Это уточ нение необходимо для сравнения с элементарными МФСП, кото рые имеют несколько функций сохранения состояний (не меньше двух), а также для сравнения с элементарными МУСП, которые многоступенчатые.

Существует прием (канонический метод), что позволяет свести проблему структурного синтеза произвольных автоматов 1-го и 2-го рода к проблеме синтеза комбинационных схем [25].

Ограничения этой теоремы не позволяют строить автоматы 3-го рода, которые имеют укрупненные переходы под воздейст вием функций сохранения состояний во время внутреннего такта автоматного непрерывного времени Т. Для удаления этого ог раничения предложена расширенная теорема о структурной пол ноте элементарных автоматов, предложенная Л. Ф. Мараховским [60].

Рассмотрим расширенную теорему о структурной полноте.

Каждая система элементарных автоматов, содержащая элементарный многофункциональный автомат (МФСП), кото рый имеет полную систему переходов, полную систему выходов и систему функций сохранения состояний (где количество функ ций не меньше двух), и любую функционально полной системы ло гических элементов является структурно полной системой.

Существует прием (канонический метод), что позволяет свести проблему структурного синтеза произвольных много функциональных автоматов 1-го, 2-го и произвольных автоматов 3-го рода к проблеме синтеза комбинационных схем [60].

Теоретическим обоснованием канонического метода син теза автоматов 1-го, 2-го и 3-го рода, функционирующих в авто матном непрерывном времени, является расширенная теорема о структурной полноте. Эта теорема позволяет строить автоматы 1-го и 2-го рода, имеющие переходы во время такта t, и автоматы 3-го рода, имеющие укрупненные переходы во время внутренне го такта и функционирующие в автоматной непрерывном вре мени Т [60].

§ 4.2. Методов построения реконфигурируемых счет чиков на многоуровневых схемах памяти Счетчик – это автомат, выполняющий по определенным правилам подсчет входных сигналов (импульсов), формирует и запоминает результат подсчет в некотором коде [11;

27;

110].

Важной характеристикой счетчика является коэффициент K пересчета (модуль, период) счетчика – максимальное количест во входных сигналов, которых может подсчитать счетчик.

Предложим для рассмотрения счетчики на многоуровне вых устройствах памяти. На основе расширенной теоремы о структурной полноте можно строить счетчики, а также любые дискретные устройства, которые, кроме перехода в такта t, имеют еще переходы во время внутреннего такта автоматного непре рывного времени Т [60].

Рассмотрим метод структурного синтеза счетчика по мо дулю 18 с многофункциональной системой организации памяти, который имеет возможность функционировать как автомат 2-го рода и как автомат 3-го рода.

В каждый момент времени Т, равный машинному такту, автомат может принимать элементарное входящее слово р(Т), со стоящее из входных сигналов x(t) и e(), совершая переходы из состояния ai( - 1) в состояние ak() и выдавая выходные сигна лы yL Y.

Закон функционирования детерминированного абстракт ного автомата 2-го рода подается уравнениями [60]:

a (t ) 0 (a ( 1), x(t ));

a () (a (t ), e());

e 2 (8.6) y L (T ) 2 (a (t ), a ()), a (t ), a () j ;

i 0, 1, 2,...;

0, 1, 2,....

В детерминированном абстрактном автомате 2-го рода функция 0 (а( – 1), х(t)) однозначно переводит МФСП из пре дыдущего состояния а( – 1) под влиянием устанавливающего х(t) входного сигнала в определенное состояние а(t), а функция е(а(t), е()) под влиянием сохраняющего е() входного сигнала запоминает установленное состояние а(t) в промежутке авто матного непрерывного времени Т. Функция 2(а(t), а()) выдает сдвинут выходной сигнал уL (T ), как это осуществляется в одно ступенчатом триггере RS-типа [11;

27;

110].

Закон функционирования детерминированного абстракт ного автомата 3-го рода подается уравнениями [60]:

a(t ) 0 ( a( 1), x(t ));

a( ) (a (t ), e( ));

y 3 (8.7) y L (t ) 3 ( a( ), e()), a(t ) j, a( ) j ;

i 0, 1, 2,...;

0, 1, 2,....

В детерминированном абстрактном автомате 3-го рода функция 0(а( – 1), х(t)), как и в автомате 2-го рода, однозначно переводит МФСП из предыдущего состояния а( - 1) под влия нием управляющего х(t) входного сигнала в определенное со стояние а(t), а функция у(а(t), е()) под влиянием сохраняющего е() входного сигнала осуществляет укрупненный переход из со стояния а(t) в определенное состояние а(). Функция 3(а(), е()) выдает сдвинут выходной сигнал уL ().

Характерным свойством детерминированных абстрактных автоматов 2-го рода является область допустимых информацион ных х(t) X входных сигналов, способных перевести автомат в состояние a(t) j, хранящийся под влиянием входных сигналов ej() E, и, таким образом, установить однозначное состояние as(Т) автомата. Входные сигналы хі(t), способные перевести ав томат в состояние ak(t), которое не сохранится под дальнейшим воздействием входных сигналов ej() E, создают область за прещенных входных слов рk(Т) в детерминированных автоматах 2-го рода.

В детерминированных автоматах 3-го рода область допус тимых входных слов расширяется за счет использования укруп ненных переходов, устанавливают новые однозначные состояния as() автомата. Для детерминированных автоматов существует один запрещенный входной сигнал хр(t), устанавливающий одно значное состояние aр(t) автомата, которое не запоминается ни при одном входном сигнале ej() E.

Установлением закона функционирования заканчивается определение абстрактного автомата.

В качестве памяти счетчика можно выбирать многоуров невую схему памяти класса LB изображенной на рис. 8.7. Эта N многоуровневая схема содержит МФСП и два триггера на три со стояния (автоматов стратегии для каждой группы МУСП). При анализе многоуровневой схемы памяти (рис. 6.3) рассмотрена табл. 6.5 из 18-ти наборов устанавливающих хі (t) входных сигна лов, которые осуществляют однозначные переходы схемы памяти в соответствующее состояние аі (і= 1, 2, …, 18), и табл. 6.6 ук рупненных переходов, характеризующих автомат 3-го рода, ко торые осуществляются под влиянием сохраняющих е() входных сигналов.

Строим двухступенчатую схему на МУСП класса LB, в ко N торой вторая ступень применяется в качестве задержки выходно го сигнала, необходимого для надежной работы счетчика, как это осуществляется на двухступенчатых триггерах [11;

110].

y3 y6 y8 & y2 y4 y7 & y3 & y2 & & z1 y y1 y6 y8 & y3 y4 y7 & z y y1 & & & z y3 y & МУСП на 18 состояний ІІ ступени МУСП на 18 состояний 1 ступени & & y2 y6 y8 & & z4 y y1 y4 y & & y2 & z5 y y1 & & & z6 y & y6 y8 & & y5 y7 & z y3 y6 & & y & y3 y5 & z y4 y8 & & & y6 y7 & y3 y4 & & y & y3 y & & & y5 y8 & y4 y7 & y3 y5 & y3 y4 ст & ст y8 & y8 & y3 y6 y8 & y1 y4 y8 & y7 & y7 & y3 y6 y8 & y1 y4 y8 Рис. 8.10. Схема реверсивного & счетчика на МУСП класуса LB N Y4Y3Y2Y1 Сначала рассмотрим систему синхросигналов 1 и (рис. 8.3), которая чаще всего используется в схемах автоматов.

Машинный такт Т, отражающий промежуток времени от появления одного такта 1 до появления следующего, состоит из двух промежутков времени t и. Промежуток времени между двумя тактичными сигналами 1 и 2 обозначен символом 0, а промежуток времени от начала тактичного сигнала 1 до начала тактичного сигнала 2 обозначены символом Т0. Это очень важно понять для надежного функционирования двухуровневой МУСП, что за время Т0 осуществляются переходные процессы в первой ступени МУСП, которые должны закончиться для того, чтобы вы ходные сигналы ее были устойчивыми перед появлением такта 2.

Двухступенчатую схему памяти счетчика на МУСП класса LN изобразим на рис. 8.10. Каждая ступень синхронизируется B синхросигналом сигналом і(і=1, 2).

Алгоритм работы счетчика (рис. 8.11), который рассматри вается как автомат 2-го рода, заключается в том, что переходы МФСП (верхнего уровня) осуществляются в одном блоке j со стояний при неизменных устойчивых состояниях автоматов стра тегии (триггеров на три состояния низших уровней), как младших разрядов счетчика.

Для изменения структуры запоминания состояний в МФСП нужно сделать новый переход в триггерах стратегии.

МФСП может изменять алгоритм своей работы в данной схеме МУСП девять раз, работая как триггер RS-типа (рис. 5.6). Один из триггеров стратегии можно принять за второй разряд счетчика, переход которого зависит от одного состояния МФСП (например, когда на выходном узле счетчике y8 значение сигнала будет ак тивным, то есть равно 0). Другой из триггеров стратегии тогда принимаем за третий разряд счетчика, переход которого зависит от того же самого состояния МФСП (y8 = 0) и от состояния второ го разряда счетчика (например, когда на выходном узле счетчика y6 значение сигнала будет активным, то есть равно 0).

Таким образом, МФСП работает как один из девяти двух ступенчатых Т-триггеров, изменяя свое состояние каждый раз на противоположнуе под влиянием тактов 1 и 2 в период машинно го такта Т (рис. 8.10) при режимах Y1 и Y2 реверсивного счетчика по алгоритму (рис. 8.11). Для этого выходные узлы МФСП со единяются так: y8 соединяются с входным узлом z7, а y7 – с вход ным узлом z8 (рис. 8.10).

Y Y2 Y2 Y А1 А2 А3 А4 А Y1 Y1 Y Y Y Y Y2 Y Y А9 А8 А7 А Y Y1 Y Y Y Y Y2 Y Y А10 А11 А12 А Y1 Y1 Y Y Y1 Y Y2 Y2 Y2 Y А А18 А16 А15 А Y1 Y1 Y1 Y Рис. 8.11. Алгоритм работы счетчика, как автомат 2-го рода Второй разряд счетчика (триггер на три состояния) под влиянием переноса с младшего разряда счетчика и режима сдвига вправо Y1 осуществляет переход из аi в следующее состояние аi+1, а при режима сдвига влево Y2 осуществляет переход из аi в пре дыдущее состояние аi-1. Для построения таких действий на вход ных узлах второго разряда счетчика используется элемент И ИЛИ-НЕ.

На одну схему И подаем, кроме синхроимпульса 1, вход ные сигналы режима Y1 или Y2 и выходной сигнал с узла y8. При режиме Y1 выходной узел y4 соединяются с входным узлом z5, y5 – с входным узлом z6, y6 – с входным узлом z4. При режиме Y2 вы ходной узел y4 соединяются с входным узлом z6, y5 – с входным узлом z4, y6 – с входным узлом z5. Для построения таких действий на входных узлах третьего разряда счетчика используется также элемент И-ИЛИ-НЕ. На одну схему И подаем, кроме синхроим пульса 1, входные сигналы режима Y1 или Y2 и выходной сигнал с узла y8 и y6. При режиме Y1 выходной узел y1 соединяются со входным узлом z2, y2 – с входным узлом z3, y3 – с входным узлом z1. При режиме Y2 выходной узел y1 соединяются с входным уз лом z3, y2 – с входным узлом z1, y3 – со входным узлом z2.

Третий разряд счетчика под влиянием переноса с младше го и второго разрядов счетчика и режима сдвига вправо Y1 осу ществляет переход (аналогично второму разряду счетчика) с аi в следующее состояние аi + 1, а при режима сдвига влево Y2 осуще ствляет переход из аi в предыдущее состояние аi-1.

Алгоритм работы счетчика, который рассматривается как автомат 3-го рода, заключается в том, что переходы в автоматах стратегии низких уровней за счет внутренней многофункцио нальной системы организации памяти многоуровневого устрой ства осуществляют укрупненные переходы в МФСП верхних уровней. Для этого триггер автомата стратегии выбирается, как младший разряд счетчика, другой триггер автомата стратегии выбирается как второй разряд счетчика, а МФСП - как третий разряд счетчика. При этом можно использовать два режима Y3, который используется для сдвига вправо, и Y4, который использу ется для сдвига влево. Как видим из алгоритма работы счетчика (рис. 8.14), как автомата 3-го рода, переходы в этом случае осу ществляются в другие состояния счетчика так, что они осуществ ляются как укрупненные. Построение связей в триггерах и МФСП осуществляется также, как и у счетчика 2-го рода, но в младшем разряде они зависят только от режимов работы Y3 и Y4 и синхроимпульсов 1 и 2. Во втором разряде счетчика (в другом триггере) переходы из одного состояния в другое зависит от ре жимов работы Y3 и Y4, синхроимпульсов 1 и 2 и выходного сиг налe y3 младшего разряда счетчика.

Y Y4 Y4 Y А1 А7 А13 А3 А Y3 Y3 Y Y Y Y Y4 Y Y А17 А11 А5 А Y Y3 Y Y Y Y Y4 Y Y А2 А8 А14 А Y3 Y3 Y Y Y3 Y Y4 Y4 Y4 Y А А18 А6 А16 А Y3 Y3 Y3 Y Рис. 8.12. Алгоритм работы счетчика, как автомат 3-го рода Переходы в МФСП из одного состояния в другое зависит от режимов работы Y3 и Y4, синхроимпульсов 1 и 2, выходного сигналe y3 младшего разряда счетчика и выходного сигнала y второго разряда счетчика.

В младшем разряде счетчика при режиме Y3 выходной узел y1 соединяются с входным узлом z2, y2 – с входным узлом z3, y3 – с входным узлом z1. При режиме Y4 выходной узел y1 соединяют с входным узлом z3, y2 – с входным узлом z1, y3 – с входным узлом z2. Переход этого разряда зависит только от синхросигналов.

Второй разряд счетчика (триггер на три состояния) под влиянием переноса с младшего разряда счетчика и режима сдвига вправо Y3 осуществляет переход из аi в следующее состояние аi+1, а при режиме сдвига влево Y4 осуществляет переход из аi в пре дыдущее состояние аi-1 (рис. 8.12). Для выполнения таких дейст вий на входных узлах второго разряда счетчика используется элемент И-ИЛИ-НЕ. На одну схему И подаем, кроме синхросиг нала 1, входные сигналы режима Y3 или Y4 и выходной сигнал с узла y3 младшего разряда счетчика при режиме Y3 выходной узел y4 соединяют с входным узлом z5, y5 – с входным узлом z6, y6 – с входным узлом z4. При режиме Y4 выходной узел y4 соединяют с входным узлом z6, y5 – с входным узлом z4, y6 – с входным узлом z5. Для выполнения таких действий на входных узлах третьего разряда счетчика используется также элемент И-ИЛИ-НЕ. На од ну схему И подаем, кроме синхросигнала 1, входные сигналы режима Y3 или Y4 и выходной сигнал с узла y3 и y6.

Объединенные состояния двухуровневого устройства па мяти имеют активные выходные сигналы только в трех выходных узлах. Представим эти активные выходные сигналы в табл. 8.2.

Таблица 8. Выходные сигналы второй ступени состояний счетчика xі z1 z2 z3 z4 z5 z6 z7 z8 Выходные сигналы Yі Состояния Аі x1 А 0 11 011 01 у1 у4 у x2 А 0 11 011 10 у1 у4 у x3 А 0 11 101 01 у1 у5 у x4 А 0 11 101 10 у1 у5 у x5 А 0 11 110 01 у1 у6 у x6 0 11 110 10 у1 у6 у8 А x7 А 1 01 011 01 у2 у4 у x8 А 1 01 011 10 у2 у4 у x9 А 1 01 101 01 у2 у5 у x10 1 А 01 101 10 у2 у5 у x11 1 А 01 110 01 у2 у6 у x12 1 А 01 110 10 у2 у6 у x13 1 А 10 011 01 у3 у4 у x14 1 А 10 011 10 у3 у4 у x15 1 А 10 101 01 у3 у5 у x16 1 А 10 101 10 у3 у5 у x17 1 А 10 110 01 у3 у6 у x18 1 А 10 110 10 у3 у6 у Состояния МФСП верхнего уровня характеризуются тем, что только в одной группе значение активного структурного вы ходного сигнала уі равно нулю. Состояние памяти счетчика ха рактеризуется набором состояний МФСП верхнего уровня и ав томатов стратегии (табл. 8.2).

Схема счетчика, реализованного на двухступенчатых уст ройствах памяти, который имеет возможность осуществлять раз личные режимы Yi (Y1 — Y4) работы по модулю 18, изображено на рис. 8.10.

Схема счетчика строится традиционно. двухступенчатая МФСП верхнего уровня строится, как триггер Т-типа, который считается по модулю 2, а автоматы стратегии как счетчики по модулю 3.

При появлении синхросигнала 1 значение первой ступени счетчика изменяется в соответствии с режимом работы Yi (Y1 — Y4) и соответствующего алгоритма работы (см. рис. 8.11 или рис. 8.12). При появлении устойчивых выходных сигналов на вы ходных узлах первой ступени счетчика и синхросигнала 2 значе ния первой ступени счетчика перезаписывается во вторую сту пень счетчика.

Таким образом, наглядно видно, что реверсивный счетчик на МУСП может иметь четыре режима работы, превышает воз можность реверсивных счетчиков на триггерах, имеющие только два режима.

Эти новые функциональные возможности укрупненных переходов можно использовать и при построении устройства управления на многоуровневых схемах памяти.

§ построения реконфигурируемых устройств управления на многоуровневых схемах памяти Устройство управления (ПУ) в современных компьютерах является частью центрального устройства обработки информации (процессора), предназначенного для автоматического управления вычислительным процессом, который обеспечивает координацию работы всех устройств компьютера с помощью синхронизирую щих и управляющих сигналов, производимых в процессе выпол нения программы [110]. Устройства управления современных компьютеров отличаются использованием новых и усовершенст вованием известных ранее принципов организации компьютеров.

Наиболее широко известным для выполнения ПУ в интегральных схемах процессоров является ПУ с матричной структурой Уил кса-Стринджера с памятью на триггерных регистрах, схема мик ропрограммного управления с двумя матрицами, что была ис пользована а модели 45 системы Spectra 70 фирмы RCA, системы 360 и многие другие [110;

116]. Недостатком этих структурных схем ПУ с матричной структурой является то, что из-за реализа ции памяти на триггерах в регистровых структурах реализуется только последовательная обработка частной и общей информа ции.

Устройство управления с матричной структурой на МУСП [78]. использует регистр стратегии АМ, выходы которого соеди нены с сберегающими входами регистра А1 и входом элемента у И-НЕ, на второй вход которого поступает синхроимпульс 2. Вы ходы регистра А1 соединены с входом второго элемента И-НЕ, на у другой вход которого поступает тактовый сигнал 2. Выходы двух элементов И-НЕ соединены соответственно с входными узлами регистра стратегии АМ и управляемого регистра Ау2. Выходы ре гистра АМ соединены со сохраняющими входами регистра Ау2 и входными узлами дешифратора DCM, на входных шинах которого поступает синхросигнал 1. На выходных шинах дешифратора DCM строится матрица М, выходы которой соединены с входными узлами регистра стратегии АМ. Выходы регистра Ау2 и выходные шины дешифратора DCM соединены с входными узлами дешиф раторов DCі (і = 1, …, n), на выходных шинах которых созданы матрица Сі микрокоманд и матрица Sі переходов, выходы кото рых соединенные с выходными узлами регистра А1. Другие у входные узлы регистров АМ и А1 соединены через элементы у И-НЕ с узлами входной шины ВхШД и входом синхроимпульса 2 (рис. 8.13) Конструктивно ПУ построеные на МУСП отличаются от ПУ построенных на триггерах тем, что ПУ (рис. 3.13) сохраняет общую информацию алгоритма в регистрах стратегии и и от дельному информацию алгоритма в регистрах АМ и АМ, имеет 1 дешифратор регистру стратегии с матрицей М, на который по ступает синхроимпульс 2, предназначенные для организации функций переходов в общей части алгоритма, и ряд дешифрато ров DCі (і = 1, 2, …, n), на выходных шинах которых организова ны матрицы Сі микрокоманд и матрицы Sі переходов, предназна ченные для организации функций переходов в отдельной (част ной) части алгоритма.

Функционально в ПУ на МУСП можно использовать алго ритм, меняющийся на протяжении времени (в зависимости от общей входной информации) свою собственную реакцию на те или иные состояния регистров, обрабатывая одновременно об щую и частную информацию алгоритма.

Регистр А Регистр АМ у Регистр Ау Регистр АМ Мат рица Матрица Мат Si Сi рица М Рис. 8.13. Устройство управления на МУСП Регистр стратегии АМ содержит адрес общей информации, которая определяет подмножество состояний регистра Ау, кото рое управляется регистром стратегии АМ, и дешифратор DCM выбирает соответствующий дешифратор DCі (і=1, 2,…, п). Со держание регистра Ау в этом подмножестве содержит адрес те кущей макрокоманды, находящейся в процессе выполнения. Сна чала следующего цикла поступает синхроимпульс 2, в ходе кото рого содержание регистров АМ и А1 передается через соответст у вующие вентили И-НЕ в регистры АМ и Ау2 с целью их декодиро вания и последующего выбора очередной микрокоманд.

При использовании такой схемы последовательность мик рокоманд определяется или матрицей, которая задает последова тельность действий, или введением начального адрес общей и ча стной информации в фиксированный момент цикла машины по входной шине ВхШД, который определяется синхроимпульсом 2. Этот начальный адрес может быть кодом подмножества опе раций, когда он воспринимается регистром и кодом операции, когда он воспринимается регистром АМ, или группой двоичных разрядов в поле кода операции, специально к нему приписанных для того, чтобы отличить его от других остальных кодов опера ции.

ГЛАВА МЕТОДЫ ПОСТРОЕНИЯ РЕКОНФИГУРИРУЕМЫХ ПРОЦЕССОРОВ И КОМПЬЮТЕРОВ, ОСУЩЕСТВ ЛЯЮЩИХ ОДНОВРЕМЕННО ОБРАБОТКУ ОБЩЕЙ И ЧАСТНОЙ ИНФОРМАЦИИ _ С начала ХХ века была построена формальная классическая теорию алгоритмов, которая уточняла возможность теоретиче ского вычисления для практического применения в кибернетике и программировании. Среди этих алгоритмов можно выделить значительные: арифметические исчисления предикатов Гёделя, машины Поста и Тьюринга, автоматы Маркова, схемы Янова, блок-схемы, обучающие системы алгоритмов [13;

18;

25–26;

30;

33;

39–40;

88;

104;

122].

Наиболее интересны алгоритмы обучающие изменяющиеся в течение времени (в зависимости от предыдущей входной общей информации) свою реакцию на те или иные входящие слова [27].

Однако они, как и все последовательные алгоритмы имеют огра ничения, не позволяющие обрабатывать одновременно общую и часную информацию, что уменьшает скорость обработки алго ритма.

Естественным выходом из этой ситуации является построе ние реконфигурируемых процессоров и компьютеров, которые в состоянии одновременно обрабатывать общую и частную инфор мацию.

Значительное место в данной главе уделяется методам раз работки устройств компьютерных систем, таких, как процессоры и компьютеры, на которых можно реализовывать реконфигури руемые алгоритмы, одновременно перестраивая навчаючий и об рабатывающий рабочий алгоритмы.

§ 1. Принципы построения реконфигурируемых архитек тур и структур процессоров на многоуровневых схемах памяти Процессор - это устройство для автоматического выполне ния последовательности операций, обусловленных программой решения задачи. Он состоит из двух устройств: операционного и управляющего. В состав процессоров четвертого поколения включены также устройства внутренней (процессорной) памяти и устройства управления вводом-выводом информации [90].

Операционнае устройство (ОпУ) выполняет преобразова ние арифметической и логической операций, а устройство управ ления (УУ) выполняет управление действиями вычислительного процесса, определяет последовательность выполнения операций, руководит вместе со схемой синхронизации выборкой команд из памяти и генерирует управляющие сигналы, управляющие вы полнением элементарных действий (микроопераций). Наличие в современных микропроцессорах внутренней памяти (регистров общего назначения, кэша и т.д.) позволяет в них реализовать часть математического обеспечения (внутреннего). В связи с этим процессорные средства делятся на программные (software) и аппаратные (hardware). В современных компьютерах интерпрета цию алгоритмов микропроцессоров используют микропрограмм ных средствами [27;

90;

104].

Совокупность характеристик программных и аппаратных средств составляют понятие архитектуры компьютеров и процес соров. Различают четыре основных группы архитектурных харак теристик процессоров:

характеристики внутреннего языка и математического обес печения;

технические и эксплуатационные характеристики;

характеристики функциональных модулей и расширенной конфигурации процессора и компьютера;

характеристики интерфейса и систем прерывания.

Характеристики первой группы определяют алгоритмиче ские возможности процессора. В связи этим, в современных ком пьютерах выделяют три уровня внутреннего языка, которым со ответствуют три уровня управления: алгоритмический, про граммный и микропрограммных [110]. Каждый из уровней может выполнять две основные функции: служить универсальным сред ством отображения входного языка (т.е. языка, на котором фор мулируется алгоритм задачи) и средствами интерпретации одних операторов через другие. При этом, все уровни управления нахо дятся в определенной иерархической связи, которая позволяет делать выражение оператора более высокого уровня через опера торы более низкого уровня (рис. 9.1).

Алгоритмический уровень управления Программный уровень управления Микропрограммный уровень управления Рис. 9.1. Уровни управления Характер связей между уровнями управления, а также функции каждого из них наиболее существенно отражают осо бенности архитектуры и структуры процессоров.

Принцип иерархического программного управления, пред ложенный Л.Ф. Маараховським [60], который разбивает управ ляющую информацию на n (n 1) уровней, дает основания ввести четвертый уровень управления – милипрограмний, который явля ется общим по отношению к микропрограммному уровню и обеспечивает обработку общей и частной информации одновре менно (рис. 9.2) [66]. Это позволяет повысить скорость обработки информации в классе обучающих алгоритмов (и других иерархи ческих алгоритмов), которые изменяются в течение времени под влиянием общей информации свою реакцию на входящие слова [27].

Структура процессора – это совокупность его функцио нальных блоков и связи между ними. Развитие структуры, а вме сте с ними и архитектуры, было направлено на максимальное увеличение производительности процессоров, на увеличение применения аппаратным средством части программного обеспе чения и т.д.

Алгоритмический уровень управления Программный уровень управления Милипрограммный уровень управления Полипрограм мный уровень управления Микропрограммный уро вень управления Рис. 9.2. Полипрограммный уровень управления Принцип микропрограммирования реализуется за счет включения в структуру процессора специального блока памяти для хранения микропрограмм [24;

104;

114]. Микропрограммные процессоры предоставляют программисту дополнительно к языку команд эффективный язык микрокоманд, который располагается в основном в пассивном запоминающем устройстве (ПЗУ). Наря ду с этим, принцип микропрограммирования упрощает процесс разработки, модификации и изменения системы команд, а также является инструментом гибкости функциональной ориентации компьютеров и процессоров для решения целых классов задач.

Принцип построения полипрограмных процессоров реали зуется за счет включения в структуру процессора специального блока памяти на МУСП для хранения общей информации мили программ. Он предоставляет дополнительные возможности изме нения микропрограмм в процессорах в направлении увеличения модификаций и изменения системы команд. В процессе работы полипрограмный уровень приводит к возможности одновремен ной обработки общей и частной информации, что сокращает вре мя перестройки микропрограмм.

Классическая обобщенная структурная схема микропро цессора (рис. 9.3), которая изменяется в соответствии с принци пом программного управления, предложенного Ч. Бэббиджа в IX веке [110].

Запоминающее устройство Канал ввода Устройство Операционное вывода управления устройство Рис. 9.3. Обобщенная схема современного процессора Обобщенная структурная схема полипроцесора (рис. 9.4) изменяется в соответствии с принципом иерархического про граммного управления.

Запоминающее устройство Операционное Устройство частное частного Канал устройство управления ввода вывода Операционное Устройство общее общего управления устройство Рис. 9.4. Обобщенная схема полипроцессора Эта структура выходит из представления структурного ав томата, который рассматривает многофункциональные автоматы 1-го и 2-го рода и 3-го рода [69]. Структурная схема полипроце сора задается в виде композиции блоков: иерархического управ ляющего и операционных, количество которых зависит от коли чества уровней управляющего блока (рис. 9.4).

Развитие структуры, а вместе с ними и архитектуры про цессоров, было направлено на максимальное увеличение их про изводительности, увеличение применения аппаратных средств вместо части программного обеспечения. Принцип построения процессоров реализуется за счет включения в структуру процес сора специального блока памяти для хранения милипрограмм.

Этот принцип предоставляет дополнительные возможности в микропрограммных процессорах в направлении увеличения мо дификаций и изменения системы команд еще в процессе работы блока управления и приводит к возможности одновременной об работки общей и частной информации.

Обобщенная структурная схема полипроцесора на МФСП и МУСП в своем составе имеет реконфигурируемые регистры, ре конфигурируемые счетчики, реконфигурируемые устройства управления, которые были рассмотрены раньше.

Классическая обобщенная структурная схема микропро цессора с памятью на триггерах меняется, когда в качестве памя ти используются МФСП и МУСП. Она становится реконфигури руемой. Это объясняется тем, что в программе можно разделять управляющую и частную информацию для использования ее как в устройстве управления [69], для изменения системы команд, так и при обработке общей и частной информации на двух арифме тико-логических устройствах (АЛУ).

Изменение системы команд в процессоре не требует до полнительного машинного такта для реконфигуровности в сис теме, что позволяет повысить скорость реконфигуровности в по липроцесорах.

Основной задачей для проектировщика процессора являет ся обеспечение заданных системно-алгоритмических возможно стей компьютера с помощью лучших структурных решений. Ос новой архитектурной и структурной организации полипроцессо ров компьютера является использование принципа иерархическо го программного управления [60].

§ Исследования последовательной и параллельной обра ботки иерархической информации в современных про цессорах В основу современных компьютеров положен принцип программного управления. Программа решения любой задачи представляет собой формализованное описание алгоритма в ком пьютере, который выполнен в виде последовательности команд, обеспечивающих управление процессом решения задачи. Каждая команда определяет действия машины, необходимые для реали зации какой-либо одной операции. Выполнение процессором программы, реализующей данный алгоритм решения задачи, представляет собой последовательность операций, осуществляе мых в порядке заданной программы. Принцип программного управления, предложенный англичанином Ч. Бэббиджа в году, и принцип сохранения программы в памяти машины, пред ложенный Дж. фон Нейманом в 1945 году, до сих пор применя ются в современных компьютеров [64;

110].

Система команд (СК) является внутренним языком компь ютеров. Она объединяет в себе систему операций и систему адре саций. В соответствии с этим каждое слово команды состоит из двух частей: операционной (задает тип операции, выполняемой в одном из функциональных устройств машины) и адресной (зада ет адрес ячеек памяти запоминающих блока, где хранятся коды данных и команд). В составы команд часто вводят дополнитель ные признаки, которые определяют особенности данной опера ции, признаки модификации адреса команды, признаки типа за поминающих устройств, а иногда указатели адресов последую щих команд. Применение совокупности указанных признаков по зволяет увеличить функции команды.

Каждая операция состоит из более мелких – микроопера ций, соответствующих одному элементарному преобразованию под влиянием определенного функционального сигнала (микро команды).

В оперативной памяти компьютера хранится список ко манд (программа) обработки данных и сами данные (набор чи сел), которые обрабатываются микрооперациями этих команд в процессоре. Такой подход основан на принципе программного управления и принципе сохранения программы в памяти компь ютеров [110].

К информации, хранящейся в устройства памяти и предна значеной для хранения всей информации для решения задач в процессоре, относятся программы решения задач, входящих и промежуточные данные, результаты и реконфигурация алгорит мов. Чтение и запись являются основными операциями в запоми нающем устройстве. Качество запоминающих устройств характе ризует его стоимость, быстродействие (время выполнения основ ных операций), емкость и надежность.

Скорость V решения задач при последовательной обработ ке общей и частной информации при программном управлении в значительной степени зависит от количества обращений к уст ройству памяти для перестройки реконфигуривной системы, в первом приближении вычисляется по формуле:

(9.1) V, k1t1 k 2t где ti – время выборки слова из памяти при выполнении опера ции в отдельном (многофункциональном) устройстве;

k1 – среднее количество обращений к устройству памяти при выполнении операции в отдельном (многофункциональном) устройстве;

k2 – среднее количество обращений к устройству памяти для перестройки алгоритма обработки;

t0 – время выборки слова из памяти при обращении к уст ройству памяти для перестройки алгоритма обработки.

Память в компьютере можно рассматривать по уровням, например, запоминающее устройство внутри процессора, имею щий наибольшую скорость, называют сверхоперативной памятью MU (FM – fast memory) или кэш-памятью (cache – тайник), рас полагающийся на одном кристалле интегральной схемы вблизи процессора.

Для некоторых задач емкость FM недостаточная. В этом случае, кроме внутренней памяти FM (FML1 – FM level 1), при меняют по отношению к процессору внешнюю FM второго уров ня (FML2 – FM level 2). Может быть эффективным является при менения FM третьего уровня (FML3 – FM level 3) или FM четвер того уровня (FML4 – FM level 4) [90].

Производительность процессора может быть увеличена за счет параллельной работы FM всех уровней и за счет конвейер ного приема информации.

Эффект также при распределении FM на две части: FM ко манд и FM данных, позволяющих одновременно выполнять вы борку команд и данных. Это обусловлено тем, что команды и данные хранятся в разных местах памяти, и после выборки по ступают в различные устройства процессора: команды – в уст ройство управления, а данные – в АЛУ.

Кроме перечисленных типов памяти на различных уровнях памяти записываются справочные данные, управляющие и стан дартные программы, подпрограммы, микропрограммы.

Выполнение любой команды сводится к выполнению по следовательности элементарных операций (микроопераций) на узлах, блоках и устройствах процессора [91]. Последовательность микроопераций называют микроалгоритмамы операций данной команды.

Способ задания иерархического абстрактного автомата с многофункциональной системой организации памяти с помощью микроопераций полиграммы описан в § 3.8.


В зависимости от способа реализации автомата управления микро-алгоритмов розличують схемные и микропрограммные ав томаты управления. При схемной реализации управления автомат состоит из отдельных схем, каждая из которых управляет одной микрооперациею. При микропрограммном управлении каждая микрооперация составляет в соответствии некоторое Yj выходное слово, которое называют микрокомандой. Последовательность микрокоманд называют микропрограммой данной операции.

Микропрограммы хранятся в специальной памяти микропро грамм.

Управление операциями путем последовательного чтения из памяти и декодирование микрокоманд, входящих микропро грамму данной команды, составляет идею микропрограммного способа управления операциями.

При построении управляющего устройства по схемному принципу в качестве основных узлов можно использовать линии задержки, логические узлы типовых конечных автоматов, рас пределитель сигналов на регистрах сдвига, счетчик с дешифратор т.д. Время, в течение которого выполняется одна команда, приня то называть машинным циклом.

Микрокоманды, реализующие все микрооперации данного микро-алгоритма, объединяются в микропрограмму. Микропро грамма хранится в пассивном запоминающем устройстве (ПЗУ).

Код операции задает адрес первой микрокоманды данной микро программы. Адрес следующих микрокоманд определяется по ме тоду вынужденной адресации, которая меняет адрес на единицу (+1) или делает переход на метку. Поэтому такая микрокоманда состоит из двух частей: микрооперационой и адрессной.

§ Способы задания иерархических автоматов на много уровневых схемах памяти При применении принципа иерархического программного управления и теории автоматов (многофункциональных 1-го и 2-го рода и 3-го рода [69]) в оперативной памяти может хранить ся два списка взаимосвязанных команд, принадлежащих взаимо связанным общим и частным командам для иерархического управления обработкой данных, и самих наборов данных, обра батываемых этими парами иерархических команд.

Наглядным способом задания классических автоматов Ми ли или Мура с памятью на триггерах на основе микрооперация является задание их в виде микропрограммы или в более обоб щенном виде в автограми [27].

Для алгоритмического описания предложенных иерархиче ских автоматов на МФСП и/или МУСП с общим состоянием, со стоящий из состояний всех схем памяти, введем термин «поли граммы», которая объединяет термин «милиграммы», как общей информации, и термин «автограммы », как частной информации.

Термин «полиграммы»имеет большую емкость по следующим причинам:

Во-первых, понятие «микропрограмма» и «автограмма» и другие способы задания микропрограммных автоматов с памятью на триггерах [11;

27;

110;

114] ориентированы только на функции переходов и функции выходов в автоматах во время тактового момента t [27].

Во второе, понятие «микропрограмма» и «автограмма» и другие способы задания микропрограммных автоматов с памятью на триггерах [27] задают классические автоматы 1-го и/или 2-го рода на реализацию запоминания состояния в регистре на тригге рах.

Третьей – главной чертой понятия «микропрограмма» и «автограмма» и других способов задания микропрограммных ав томатов с памятью на триггерах, является то, что они описывают состояния автоматов одного множества, которае не изменяется в процессе работы и не позволяет проектировать реконфигурируе мые устройства компьютерных систем ниже, чем на «автомат ной» уровне [97].

Поэтому понятие «микропрограмма» и «автограмма» и другие способы задания микропрограммных автоматов с памятью на триггерах [27] не подходят при описаны автоматов на МФСП и МУСП, которые рассматриваются на всем протяжении машин ного времени (в автоматной непрерывном времени) и могут из менять состояния, хранить часную информацию, под влиянием состояний, обрабатывающих общую информацию, в процессе ра боты за один машинный такт Т [82–87].

Термин «полиграмма» объединяет термин «миллиграмма», что запоминает, обрабатывает и выдает общую информацию, и термин «автограмма» или «микропрограмма», который запоми нает, обрабатывает и выдает отдельную (частную) информацию, одновременно. Термин «полиграмма» будет ассоциироваться со схемной реализации управления на многоуровневых регистрах с многофункциональной системой организации памяти. Полиграм ма ориентирована не только на преобразования входной инфор мации в выходную, но и на изменение подмножества состояний аі, в которых может функционировать автомат при определенном сохраняющем е() входном сигнале. Эта особенность позволяет использовать описание полиграмою иерархических автоматов (ИА) с памятью на МФСП и МУСП, позволяющих одновременно обрабатывать общую и отдельную (частичную) информацию од новременно за один машинный такт Т.

Полиграмма описывает каждое состояние аk ИА как объе динение аі состояний подавтоматов Si (построенных на МФСП).

a ai. (9.3) ki В каждом пункте полиграммы описывается режим работы подавтоматов Si за один внешний такт Т0 (машинный такт) авто матного непрерывного времени, который в полиграмме исполь зуется просто как Т. За один внешний такт Т ИА А имеет возмож ность принимать входящее слово Rk(Т), состоящий из совокупно сти элементарных рі(Т) входных слов подавтоматов Si.

(9.4) Rk pi.

i Под влиянием входного слова Rk ИА А может перейти в новое состояние аs и выдать выходные сигналы Yk, состоящие из совокупности выходных сигналов Yі определенных трех типов подавтоматов Si 1-го, 2-го и 3-го рода.

Yk1 (t ) Yi1 (t );

(9.5) i Yk2 (T ) Yi 2 (T );

(9.6) i Yk3 () Yi 3 (), (9.7) i где выходные сигналы Yi1(t ), Yi2 (T ), Yi3 () определяются соот ветственно по функциям выходов [69].

При не изменении наборов сберегающих еj входных сигна лов подавтоматы Si функционируют в определенных блоках i своих состояний аі, следовательно, и ИА А функционирует в том же промежутке времени в определенных блоках K своих состоя ний.

K i (9.8) i Каждое состояние аі подавтомата Si запоминает свое значе ние при соответствующих еj входных сигналах. Изменение со храняющего еj входного сигнала в подавтомате Si в тактовый мо мент t в зависимости от выходных сигналов Yi2 (T ), которые по даются от других пидавтоматив Si в соответствии с алгоритмом решения задачи. Во время внутреннего такта входной сигнал еj () определяет область запоминаемых состояний (блок i со стояний) подавтомата Si. Наборы сберегающих е j входных сиг налов определяют блоки i состояний, в которых работают пи давтоматы S i, а совокупность ЕK сберегающих еj () входных сигналов надежно определяют блоки K состояний, в которых ра ботает весь ИА А.

ЕK e j. (9.9) i Пункт полиграммы при детерминированном элементарном Ri входном слове записывается в таком виде:

KE. R1 Y1i K 1 E1, R2 Y2i K 2 E 2,........................., i Rm Ym K m E m, (4.10) где K – состояние ИА;

Е – сберегающий входной сигнал ИА;

_ R j ( j 1, m ) – элементарное входное слово ИА;

_ K j ( j 1, m ) – состояние ИА, к которому осуществляется пе реход от состояния K при выполнении строки j;

_ E j ( j 1, m ) – сберегающий входной сигнал, при котором за поминается состояние Kj;

_ i Y j ( j 1, m ) – выходной сигнал ИА.

Каждая строка (Rj Yj – KjЕj) пункта KE полиграммы опи сывается в виде SK строк:

a1e1. p j1 Y ji1 a j1 e j1, a2e2. p j2 Y ji2 a j2 e j2,......................................., aq eq. p jq Y jiq a jq e jq, (9.11) где q – количество строк S k (k 1, q ), которые находятся при _ описании строки полиграммы j ( j 1, m ) ;

p ji – элементарное входное слово строки S k (k 1, q ) ;

Y jli – выходной вектор строки S k (k 1, q ) ;

a ji – состояние подавтомата Ss, к которому осуществляется переход от состояния a s при выполнении строки S k ;

i ei – сберегающий входной сигнал.

Такое описание поведения иерархического автомата А в состоянии КЕ является пунктом полиграммы иерархического ал горитма функционирования автомата А.

Пункт полиграммы КЕ, как видим из его описания (9.10), имеет иерархическую структуру: сначала описывается в пункте КЕ строки полиграммы, а затем строки ае каждой строки (9.11) пункта КЕ полиграммы.

Строки ае пункта КЕ полиграммы при неизменных сбере гающих е входных сигналах описываются микропрограммой или автограмою, которая имеет такой вид [24]:

а. p j Y ji a j. (9.12) Алгоритмы изменения общего состояния е пункта КЕ по лиграммы при переменных сберегающих е входных сигналов описываются милипрограммою, которая имеет вид аналогичный микропрограмме или автограме:

е. p j Y ji е j. (9.13) Логика системы, в которой внутренние связи имеют боль шее значение, чем внешние, часто сталкивают нас с трудностями формулировки милипрограммы, микропрограммы (автограммы) между собой в полиграмме. Преобразования информации тем эффективнее, чем более сложную и лучше организованную структуру системы оно сопровождает. Изменение внутренней структуры запоминания состояний в МФСП и преобразования входного внешней информации - это лишь две взаимосвязанные части одного и того же процесса преобразования информации.

Эти две части и отражены в строках полиграммы (4.10) - (4.13).

§ Принципы построения реконфигурируемых процессо ров и компьютеров, одновременно обрабатывающих об щую и частную информацию В современное время усвоена 0,13-микрона технология из готовления сверхбольших интегральных схем, что позволяет вдвое увеличить количество транзисторов в интегральных схе мах.

Разработка новых принципов построения реконфигурируе мых процессоров и компьютеров на новых элементарных много уровневых схем памяти позволяет повысить обработку иерархи ческой информации. Эти схемы памяти могут запоминать как общую, так и частную информацию одновременно и менять структуру запоминания частной информации под влиянием об щей информации, На основе МФСП рассмотрена теорию проектирования МУСП, имеющих вертикальный связь между своими уровнями [77–78]. На основе этой вертикальной связи в МУСП осуществ ляется генерация сохраняющих входных сигналов еj(), что по зволяет выполнять укрупненные переходы.


Иерархическая связь между состояниями МФСП нижних уровней и подмножествами состояний верхних уровней МУСП помогает одновременно запоминать общую информацию в МУСП нижних уровнях и частную информацию в МФСП верх них уровнях [77-79].

МУСП имеют ряд преимуществ по функциональным и конструктивным характеристикам по сравнению с багатоста бильнимы триггерами [77-78].

По функциональным свойствам все МУСП способны на каждом уровне работать параллельно и перестраивать (реконфи гурювать) область функционирования верхних МФСП, обраба тывающих отдельную (частную) информацию, без уменьшения быстродействия всех уровней МУСП. Это позволяет одновре менной обработки общей и частной информации. Этот процесс не имеет аналогов в современных процессорах и компьютерах.

Микропрограммный уровень управления определяет сис тему команд, что в дальнейшем используется на программном уровне управления (рис. 9.1) [27;

110].

При применении милипрограммного уровня управления вместе с микропрограммным уровнем управления создается по липрограммний уровень управления, позволяющий осуществлять изменение микропрограмм за счет милипрограмм на полипро граммному уровне и приводить к изменению системы команд, которые реализуются программным уровнем за один машинный такт Т (рис. 9.2). Итак, разнообразие команд определяет класс функций, которые наиболее эффективно можно реализовать при решении определенного класса задач. Микропрограмма или оп ределенная система микропрограмм реализуется в одном блоке i запоминающих состояний схем памяти устройства управления.

При построении параллельных иерархических структур устройства управления полиропроцессоров на элементах МФСП и МУСП можно под влиянием миликоманд (входных сигналов е ()), изменять состав микропрограмм, перестраивая систему команд компьютера, и одновременно ориентировать его работу на более эффективную обработку данных, осуществляя парал лельную обработку частичной и общей информации. То есть производить соответствующую адаптацию системы команд к ре шаемой задаче.

Такая структурная схема может использоваться в самосо вершенствующихся алгоритмах, в которых обучающиеся алго ритмы под влиянием третьего уровня управления могут менять не только числовые параметры, но и структурную схему четвер того уровня (рабочего) алгоритма.

Можно представить, что регистр команды в компьютере состоит из МФСП, которые перестраивают множество своих со стояний (команд) под управлением руководящего регистра. При этом регистр на МФСП эффективно реализует рабочие алгорит мы системы команд для обработки специальных алгоритмов при решении только одного определенного класса задач, а в случае иного класса задач регистр на МФСП имеет возможность на страиваться на эффективную обработку специальных алгоритмов при решении другого класса задач. Таким образом, на милипро граммному уровне управления система команд в компьютере может перестраиваться, что позволяет более эффективно обраба тывать информацию различных классов задач.

Скорость V решения задач при одновременной обработки общей и частной информации на полиграммном уровне управле ния в первом приближении можно вычислять по формуле:

V, (9.14) k1t где ti – время выборки слова из памяти при выполнении опера ции в отдельном устройстве и одновременно выборки слова для перестройки алгоритма обработки;

k1 – среднее количество обращений к устройству памяти при выполнении операции;

При сравнении двух формул (9.1) и (9.14) видим, что при уменьшении обращений к памяти за счет выполнения полико манды скорость решения усовершенствованных алгоритмов на выборки слова увеличивается за счет ликвидации дополнитель ных обращений к памяти для изменения алгоритмов на совре менных реконфигурируемых компьютерах.

Кроме этого, в компьютерах появляются новые возможно сти обработки данных, которые сейчас принципиально нельзя применять, поскольку память регистров базируется на бинарных триггерах. При милипрограмному управлении можно использо вать новые укрупненные переходы, расширяющие возможности компьютеров, компьютерных систем и сетей. Это позволяет соз давать реконфигурируемые устройства, компьютеры, компью терные системы и сети, способные перестраивать алгоритмы сво ей работы в зависимости от потребностей объекта управления с большей скоростью.

Диапазон алгоритмов, которые самосовершенствуются, на практике очень большой: распознавание образов, защита инфор мации, учебные системы и т.д. [26].

Новое направление построения компьютеров на МФСП и МУСП способствует прогрессу вычислительной техники. Он мо жет быть реализован на современных логических элементах, ис пользуемых в СБИС, ПЛИС, ОЗУ, а также может повлиять на развитие реконфигурируемых устройств, компьютеров, компью терных систем и сетей, в которых необходима адаптация к клас сам решаемых задач, повышение отказоустойчивости аппарату ры, самозащита компьютеров от несанкционированного доступа и много других возможных применений.

§ Методы построения реконфигурируемых компьютеров на «элементному» уровне Структурная схема процессора имеет два полипрограмм ных уровня управления, выполняемых одновременно в каждом цикле, в котором управляющее отдельное устройство реализует микропрограммы, а управляющее общее устройство реализует милипрограмы. В процессе работы инструкции милипрограмм (общих команд) в состоянии одновременно изменить структуру выполнение инструкций микрокоманд (отдельных команд), что позволяет увеличить скорость выполнения иерархических алго ритмов и увеличить их гибкость при решения задач, алгоритмы которых изменяются в процессе их решения. Такая возможность появляется при применении в устройствах компьютера в качестве регистров элементы N-уровневых схем памяти, которые запоми нают одновременно общую и отдельную информацию.

Для каждого уровня управления можно применять опера ционный блок (арифметико-логическое устройство), а также до полнительную кэш-память на элементах N-уровневых схем памя ти.

Существенным является то, что электронная вычислитель ная машина (рис. 9.5) состоит из двух компонентов: процессора и оперативной памяти, связаны между собой системной шиной, ко торая состоит из шины данных, шины управления и адресной шины.

Компьютер отличается тем, что процессор имеет N уровневые схемы памяти (например, N = 2), составляющие реги стры общего назначения (РОН), общий арифметико-логическое устройство (АЛУ) и отдельное АЛУ, которые связаны с соответ ствующими блоками управления общего и отдельного уровня.

Блоки управления иерархически связаны от общего к частному;

блок общего управления и блок отдельного управления через ад ресную шину связанный с оперативной памятью.

ОПЕРАТИВНАЯ ПАМЯТЬ ОБЛАСТЬ ДАННЫХ ОБЛАСТЬ КОМАНД И ПОЛИКОМАНД Адресная шина Шина данных Шина управления Частные данные миликоманда Общие данные КЕШ - ПАМЯТЬ микрокоманда Блок общего Общее АЛУ управления РЕГИСТ Блок частного Частное АЛУ управления ПРОЦЕССОР Рис. 9.5. Реконфигурируемый компьютер Сама оперативная память разделена на область данных и область команд, которые соответственно связаны через шину управления и шину данных из кэш-памятью, которую имеет ие рархические регистры для миликоманд и микрокоманд и регист ры для общих данных и отдельных данных, соответственно свя занных с блоками управления общего и отдельного уровня и с блоками АЛУ. Блоки кэш-памяти имеют обратную связь по шине данных с областью данных [80].

Функционально компьютер синхронный. Запись данных и команд из оперативной памяти регистры и кэш-память осуществ ляется по тактовому сигналу. Затем соответствующие данные для обработки поступают по шине на АЛУ. Когда все выполнено, то АЛУ приступает к работе. После вычисления результаты пере даются шине данных регистров. АЛУ может в течение одного цикла читать и записывать данные в регистр. Как данные, так и поликоманды для их обработки процессор получает из ячеек опе ративной памяти. Поликоманды делятся на общие команды, из которых состоит милипрограмма, и отдельные команды, из кото рых состоят микропрограммы. Эти две команды одновременно подаются на соответствующие N-уровневые схемы памяти (на пример, N = 2) блоков управления процессора, которые в одном цикле реализуют иерархические изменения алгоритма.

Одной из основных временных характеристик обработки иерархической информации в этом случае является более быст рая обработка частной информации по отношению к общей, а од ной из функциональных характеристик управляющей информа ции – изменение алгоритма обработки частичной информации при определенной обработке общей управляющей информации.

Можно представить, что регистр команд в компьютере со стоит из МФСП, которые перестраивают множество своих со стояний (команд) под управлением управляющего регистра. При этом регистр на МФСП эффективно реализует рабочие алгорит мы системы команд для обработки специальных алгоритмов при решаемые только одного определенного класса задач, а в случае иного класса задач регистр на МФСП имеет возможность на страиваться на эффективную обработку специальных алгоритмов при решаемые другого класса задач. Таким образом, при мили программном уровне управления компьютер может работать как различные компьютеры, более эффективно обрабатывающие ин формацию различных классов задач.

Кроме этого, в компьютере появляются новые возможности обработки данных, которые сейчас принципиально нельзя при менять, поскольку память регистров базируется на бинарных триггерах. При милипрограммному управлении можно использо вать новые переходы: укрупненные и вероятностные, расширяю щие возможности компьютера, систем и сетей, что позволяет создавать многофункциональные устройства, компьютеры, сис темы и сети, способные перестраивать алгоритмы своей работы в зависимости от потребностей объекта управления.

Общую информацию можно также подавать как отдельную (частичную) и общую (управляющую), такое иерархическое раз деление информации конечное и возможно до определенного ми нимального объема общей информации.

Основной отличительною особенностью принципа иерар хического программного управления является то, что частичная и управляющая информация разбивается на блоки (подмножест во) состояний, область функционирования которых определяется состоянием общей управляющей информации, генерирующей вход на этих блоков состояний (реализуя функцию принадлежно сти).

§ 6. Ускорение выполнения алгоритмов в реконфигури руемых компьютерных системах на многоуровневых схе мах памяти Возможность к самосовершенствованию может быть зало жена в любой алгоритмической системе [26]. Алгоритм, изменя ется в течении времени (в зависимости от предыдущей входной информации) свою реакцию на те или иные входящие слова, в современных последовательных системах обработки информации называют самоизменяющими или обучающими.

Когда алгоритм А – некоторый самоизменяющий алгоритм, то он определяет не один алфавитный оператор, а целое семейст во таких операторов. На практике самоизменяющие алгоритмы задаются в виде специальным образом организованной системы алгоритмов. В простейшем случае такая система состоит из двух алгоритмов. Первый из этих алгоритмов А осуществляет перера ботку информации (преобразование входных слов в выходные).

Этот алгоритм называют рабочим. Второй алгоритм В называют контролирующим или обучающим. Алгоритм В влияет на алго ритм А, меняя алгоритм его работы. В современных компьютерах влияние алгоритма В осуществляется после каждого преобразо вания рабочим алгоритмом А очередного входного слова в соот ветствующее ему выходное слово.

В поликомпьютерах есть возможность изменить порядок работы системы алгоритмов В, который обрабатывает общую информацию, и алгоритмов А, который обрабатывает отдельную (частную) информацию, на параллельную (одновременную) ра боту алгоритмов В и А. Эта возможность объясняется тем, что используются в поликомпьютерах многоуровневые элементарные схемы памяти, одновременно запоминающие общую и частную информацию и использующиеся в устройстве управления (рис. 9.5), в котором общая информация влияет на частную ин формацию, меняя алгоритм ее работы.

В ряде случаев можно обобщить понятие поликомпьютера, которое обрабатывает только систему, состоящую из двух алго ритмов В и А, к обработке системы алгоритмов разных уровней.

Для этого используются элементарные многоуровневые схемы памяти, которые имеют более уровней чем 2. В этом случае, обу чающий алгоритм первого уровне влияет на обучающий (рабо чий) алгоритм;

обучая алгоритм второго уровне влиять на алго ритм первого уровня и вносит в него некоторые коррективы и т. д. Подобная ступенчатая организационная система элементов памяти поликомпьютера позволяет одновременно обрабатывать системы самоусовершенствующих алгоритмов, что позволяет ус корить обработку высоких форм самосовершенствования и само организации в поликомпьютерних системах.

ЗАКЛЮЧЕНИЕ Новое направление построения компьютеров на МФСП и МУСП способствует прогрессу вычислительной техники. Он мо жет быть реализован на современных логических элементах, ис пользуемых в СБИС, ПЛИС, ОЗУ, а также может повлиять на развитие реконфигурируемых устройств, компьютеров, компью терных систем и сетей, в которых необходима адаптация к клас сам решаемых задач, повышение отказоустойчивости аппарату ры, самозащита компьютеров от несанкционированного доступа и много других возможных применений.

ЛИТЕРАТУРА 1. Авер’янова Ю.А., Харченко Р.П. Схемотехнічна практика: навч. по сібник. – К.: НАНУ, 2003. – 180 с.

2. Ангер С. Асинхронные последовательные схемы. – М.: Наука, 1977.

– 400 с.

3. Бабич М.П. Комп’ютерна схемотехніка: Навч. посіб. для студентів вищих навчальних закладів / М.П. Бабич, І.А. Жуков;

Нац. авіац. ун т – К.: НАУ, 2002. –508 с.

4. Бабич М.П., Жуков І.А., Журавель С.В., Яременко К.П.

Комп’ютерна схемотехніка: Навчально-методичний посібник. – К.:

НАУ, 2004. – 160 с.

5. Балашов В. П., Кноль А.И. Многофункциональные запоминающие устройства. – Л.: Энергия, 1972. – 143 с.

6. Баранов С.И. Синтез микропрограммных автоматов: (графсхемы и автоматы). – Л.: Энергия, 1979. – 232 с.

7. Беркс А., Голдстейн Г., Нейман Дж. Предварительное рассмотрение логической конструкции электронного вычислительного устройства.

Пер. с англ. – в кн.: Кибернетический сборник. Вып. 9. М.: мир, 1964.

С. 7–67.

8. Бибило П.Н., Лицкевич В.Г. Покрытие булевой сети библиотечными елементами // УСиМ – 1999. –№4.–С. 7–12.

9. Брайант Р., О’Халларон Д.Р. Компьютерные системы: архитектура и программирование / Пер. с англ. – СПб.: БХВ-Петербург, 2005. – 1104 с.

10. Букатов А.А., Дацюк В.Н., Жегуло А.И. Программирование много процессорных вычислительных систем. – Ростов-на-Дону, Изд-во ООО “ЦВВР”, 2003. – 208 c.

11. Букреев И.Н., Мансуров В.М., Горячев В.И. Микроэлектронные схе мы цифровых устройств. – М.: Сов. радио, 1975. – 368 с.

12. Бусленко Н.П. К теории сложных систем / Известие АН СССР, Тех ническая кибернетика. – 1963. – № 5, –С. 37–51.

13. Бухараев Р.Г. Основы теории вероятностных автоматов. – М.: Наука, 1985. – 288 с.

14. Варшавский В.И. Однородные структуры: Анализ. Синтез. Поведе ние. – М.: Энергия, 1973. –152 с.

15. Вайценбаум Дж. Возможности вычислительных машин и человече ский разум. От суждений к вычислениям. Пер. с англ. / Под ред. А.Л.

Горелика. – М.: Радио и связь, 1982. – 368 с.

16. Веденов А. А. Моделирование элементов мышления. – М.: Наука, 1988. – 160 с.

17. Вирт Н. Алгоритмы + структуры данных = программа. – М.: Мир, 1985.

18. Воеводин В.В., Воеводин Вл.В. Параллельные вычисления.– СПб.:

БХВ-Петербург, 2002. – 600 с.

19. Вычислительные машины, системы и сети: Учебник / А.П. Пятибра тов, С.Н. Беляев, Г.М. Козырева и др.;

Под ред. проф. А.П. Пятибра това. – М.: Финансы и статистика, 1991. – 400 с.

20. Гаврилов М.А., Девятков В.В., Пупырев Е.И. Логическое проектиро вание дискретных автоматов. – М.: Наука, 1977. – 352 с.

21. Гергель В.П., Стронгин Р.Г. Основы параллельных вычислений для многопроцессорных вычислительных систем. – Учебное пособие.– Нижний Новгород: Изд-во ННГУ им. Н.И. Лобачевского, 2003. – с.

22. Глибовець М.М. Основи комп’ютерних алгоритмів. – К.: Вид дім «КМ Академія», 2003. – 452 с.

23. Глушаков С.В., Мельников И.В. Персональный компьютер: Учебный курс. – Х.: Фолио;

М.: ООО «Издательство АСТ», 2001. –520 с.

24. Глушков В.М. Основы безбумажной информатики: изд. 2-е испр. – М.: Наука, 1907. – 252 с.

25. Глушков В.М. Синтез цифровых автоматов. – М.: Физматгиз, 1962. – 476 с.

26. Глушков В.М. Теория алгоритмов. –К.: КВИРТУ, 1961. – 167 с.

27. Глушков В.М., Капитонова Ю.В., Мищенко А.Т. Логическое проек тирование дискретных устройств. – К.: Наук. думка, 1987. – 264 с.

28. Гэри М., Джонсон Д. Вычислительные машины и труднорешаемые задачи. – М.: Мир, 1982. – 416 с.

29. Граф Р.Ф. Энциклопедия электронных схем / Р.Ф. Граф, В. Шиитс. – М.: ДМК, 2007. – 249 с.

30. Гмурман В. Е. Введение в теорию вероятностей и математическую статистику. – М.: изд-во «Высшая школа», 1966. – 380 с.

31. Дискретные устройства с многофункциональной организацией памя ти / Л.Ф. Мараховский: Киевский институт народного хозяйства. – Киев, 1987.- 244 с. Деп. в УкрНИИНТИ. 30.12.87, № 3346 – Ук 87.

32. Евдокимов В.Ф. Стасюк А.И., Щербаков В.И. Матричные вычисли тельные устройства: Алгоритмы и структуры. – К.: Наук. думка.

1993. –151 с.

33. Евреинов Э.В., Прангишвили И.В. Цифровые автоматы с настрои ваемой структурой (однородные среды). – М.: Энергия, 1974. –240 с.

34. Евреинов Э.В., Хорошевский В.Г. Однородные вычислительные сис темы. – Новосибирск: Наука, 1978. –319 с.

35. Евдокимов В.Ф., Стасюк А.І. Параллельные вычислительные струк туры на основе разрядных методов вычислений / АН УССР Ин-т проблем моделирования в энергетики. – К.: Наукова думка, 1987. – 311 с.

36. Жмаки А. П. Архитектура ЭВМ. СПб.: БХВ-Петербург, 2006.– 320 с.

37. Забара С.С., Комухаев Э.И., Куссуль М.Э., Сахарин В.Г. Проектиро вание логических схем нейрокомпьютера в элементном базисе ПЛИС ХС2000 // УСиМ. – 1993. –№ 1. – С. 9–15.

38. Задачі з курсу «Комп’ютерна схемотехніка» для студентів спец.

7.08041 усіх форм навчання / Є.Ф. Улянченко, О.В. Петровська (улад.);

Харківський нац. екон. ун-т. – Х.: ХНЕУ, 2005. –28 с.

39. Заде Л.А. Основы нового подхода к анализу сложных систем и про цессов принятия решений // Математика сегодня. – М., 1974. – С. 5– 49.

40. Заде Л.А. Понятие лингвистической переменной и его применение к принятию приближенных решений: Пер. с англ.. – М.: Мир, 1976. – 165 с.

41. Закревский А.Д. Логический синтез каскадных схем. – М.: Наука, 1981. – 416 с.

42. Иваськив Ю.Л., Нагорный Л.Я. Мультимодульные структуры в зада чах линейных уравнений. – К.: УСиМ. - №3. – 2004. – с.8-15.

43. Информационные системы / Петров В.Н. –СПб.: Питер, 2002. – 688 с.

44. Каляев И.А., И.И. Левин И.И., Семерников Е.А. Реоконфигурируе мые мультиконвеерные вычислительные структуры М.: ЮНЦ РАН, 2008. – 395 с.

45. Карлащук В.И. Электронная лаборатория на IBM PC. Т. 2. Модели рование элементов телекоммуникационных и цифровых систем. 6-е изд., перераб. и дополн. – М.: СОЛОН-ПРЕСС, 2006. –640 с.



Pages:     | 1 |   ...   | 3 | 4 || 6 |
 





 
© 2013 www.libed.ru - «Бесплатная библиотека научно-практических конференций»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.