авторефераты диссертаций БЕСПЛАТНАЯ БИБЛИОТЕКА РОССИИ

КОНФЕРЕНЦИИ, КНИГИ, ПОСОБИЯ, НАУЧНЫЕ ИЗДАНИЯ

<< ГЛАВНАЯ
АГРОИНЖЕНЕРИЯ
АСТРОНОМИЯ
БЕЗОПАСНОСТЬ
БИОЛОГИЯ
ЗЕМЛЯ
ИНФОРМАТИКА
ИСКУССТВОВЕДЕНИЕ
ИСТОРИЯ
КУЛЬТУРОЛОГИЯ
МАШИНОСТРОЕНИЕ
МЕДИЦИНА
МЕТАЛЛУРГИЯ
МЕХАНИКА
ПЕДАГОГИКА
ПОЛИТИКА
ПРИБОРОСТРОЕНИЕ
ПРОДОВОЛЬСТВИЕ
ПСИХОЛОГИЯ
РАДИОТЕХНИКА
СЕЛЬСКОЕ ХОЗЯЙСТВО
СОЦИОЛОГИЯ
СТРОИТЕЛЬСТВО
ТЕХНИЧЕСКИЕ НАУКИ
ТРАНСПОРТ
ФАРМАЦЕВТИКА
ФИЗИКА
ФИЗИОЛОГИЯ
ФИЛОЛОГИЯ
ФИЛОСОФИЯ
ХИМИЯ
ЭКОНОМИКА
ЭЛЕКТРОТЕХНИКА
ЭНЕРГЕТИКА
ЮРИСПРУДЕНЦИЯ
ЯЗЫКОЗНАНИЕ
РАЗНОЕ
КОНТАКТЫ


Pages:     | 1 |   ...   | 3 | 4 || 6 | 7 |

«Л. Ф. МАРАХОВСКИЙ ОСНОВЫ НОВОЙ ИНФОРМАЦИОННОЙ ТЕХНОЛОГИИ Фундаментальные основы построения реконфигурируемых устройств компьютерных систем и ...»

-- [ Страница 5 ] --

Наборы устанавливающих хі(t) входных сигналов для девятистабильного триггера, построенного на элементах ИЛИ-НЕ, характеризуются тем, что на каждый входной узел zi подается логическая единица, кроме одного узла zk, на который подается логический ноль В этом случае активные логические единицы устанавливают на выходах своих элементов значения выходного сигнала равного логическому нулю, ко торые по цепи обратной связи вместе с входным сигналом zk (zk=0) устанав ливают на выходе этого элемента значение логической единицы.

Набор сохраняющего е() входного сигнала для МСП равен нулю на всех входных узлах zj (z1 = z2= z3= z4= z5= z6= z7= z8= z9 = 0), при котором со храняются все девять состояний автомата стратегии.

Наборы устанавливающих хі(t) входных сигналов однозначно устанавли вают состояния МСП, девять из которых хранятся при одном входном сигна ле е(). Рассмотрим однозначные состояния памяти (рис. 6.1), устанавливае мые хі(t) входными сигналами, которые представлены в табл. 6.1.

Таблица 6. Наборы устанавливающих хі(t) входных сигналов Входной х1 х2 х3 х4 х5 х6 х7 х8 х9 х сигнал zj z1 0 1 1 1 1 1 1 1 1 z2 1 0 1 1 1 1 1 1 1 z3 1 1 0 1 1 1 1 1 1 z4 1 1 1 0 1 1 1 1 1 z5 1 1 1 1 0 1 1 1 1 z6 1 1 1 1 1 0 1 1 1 z7 1 1 1 1 1 1 0 1 1 z8 1 1 1 1 1 1 1 0 1 z9 1 1 1 1 1 1 1 1 0 Состояние А0 (см. табл. 5.4 или табл. 6.2) не сохраняется при любом е() входного сигнала, поскольку ни в одной группе выходной сигнал bі(Т) авто мата стратегии АМ при состоянии А0 нет активного выходного сигнала, рав ного логической единице, что нужно для организации обратной связи для за поминания состояния в схеме памяти. Функционирование таких МСП (см.

рис. 6.1) задается как элементарный автомат 2-го рода, который имеет пол ную систему входов и выходов [24].

Таким образом, сущность метода проектирования автомата стратегии АМ для всей МФСП заключается в определении МСП с М состояниями, количе ство которых соответствует количеству re ( M re ) наборов сохраняющих еj() входных сигналов управляемой МФСП Ау.

Двухуровневая схема памяти при автомате стратегии АМ для всей МФСП синтезируется с управляемой МФСП Ау в соответствии со структурной схе мой, изображенной на рис. 6.2.

Таблица 6. Однозначно установленные состояния памяти Выходной сигнал bі(Т) автомата АМ Вход- Состоя ной сиг- ние памя нал хі(t) b1 b2 b3 b4 b5 b6 ти Аі b7 b8 b х0 А 0 0 0 0 0 0 0 0 х1 А 1 0 0 0 0 0 0 0 х2 А 0 1 0 0 0 0 0 0 х3 А 0 0 1 0 0 0 0 0 х4 А 0 0 0 1 0 0 0 0 х5 А 0 0 0 0 1 0 0 0 х6 А 0 0 0 0 0 1 0 0 х7 А 0 0 0 0 0 0 1 0 х8 А 0 0 0 0 0 0 0 1 х9 А 0 0 0 0 0 0 0 0 Двухуровневая схема памяти МУСП состоит из двух МФСП (или из од ной МФСП и одного МСП). Устанавливающие входные шины двух МФСП могут быть объединены в общую устанавливающую входную шину МУСП, а выходные узлы управляющей МФСП (автомата стратегии) АМ соответствен но соединены с входным шиной управляемой МФСП Ау, на которую подают ся наборы сохраняющих еj() входных сигналов.

z b z b z b z b b z Рис. 6.1. Автомат стратегии на МСП z2 z b z5 у b z b z у b z АВТОМАТ СТРАТЕГІЇ b z b z z11 b у z12 b z11 b у z3 z z Рис. 6.2. Двухуровневая схема памяти класса L N Взаимосвязь между выходными узлами автомата стратегии АМ и вход ными узлами управляемой МФСП Ау осуществляется входной шиной управ ляемой МФСП Ау в соответствии с набором сохраняющих еj() входных сиг налов, которые определяются в процессе математического анализа функцио нирования МФСП Ау. Устанавливающие входные узлы МФСП Ау и МФСП АМ могут быть объединены в общую устанавливающую входную шину двух уровневой схемы памяти.

Таким образом, двухуровневая схема памяти, состоящая из управляю щей МСП (автомата стратегии) АМ на девять состояний и управляемой МФСП Ау, имеющей девять сохраняющих входных сигналов, представлена на рис. 6.2.

6.7. Метод логического проектирования многоуровневой схемы M L с одним автоматом стратегии памяти класса Рассмотрим метод логического проектирования двухуровневой схемы памяти А, состоящий из управляемой МФСП Ау, у которой две группы эле ментов по два БА в каждой из них и которая может воспринимать девять на боров сохраняющих еj() входных сигналов, и автомата стратегии АМ (рис. 6.2), который может генерировать девять bj(T) наборов сохраняющих еj() входных сигналов для управляемой МФСП Ау. Основа метода логиче ского проектирования - организация иерархических связей между управляе мой МФСП Ау и автоматом стратегии АМ.

Взаимосвязь выходных узлов bj(T) автомата стратегии АМ с входными узлами БАj (элементов ИЛИ-НЕ) МФСП Ау осуществляется согласно опреде ленным в процессе математического моделирования наборам сохраняющих еj() входных сигналов [64]. Единичные значения наборов сохраняющих еj() входных сигналов МФСП Ау отождествляются с соответствующими выходными узлами bj(T) автомата стратегии АМ, отражающих его состояния.

Функциональная схема двухуровневого устройства памяти А изображена на рис. 6.2.

Количество связей между управляемой МФСП Ау и автоматом стратегии АМ определяется по формуле:

m rc ( 2 Ri 1) 1 re 1, (6.9) i где і – і-я группа БА;

m - количество групп БАj в управляемой МФСП Ау;

Ri - количество БАj в i-й группе управляемой МФСП;

re - количество наборов сохраняющих еj() входных сигналов в МФСП Ау.

Работу двухуровневого устройства памяти (рис. 6.2) можно описать так.

схема памяти может принять одновременно наборы устанавливающих х(t) входных сигналов, состоящих из двух потоков входных сигналов: ху(t) управ ляемой МФСП Ау и хМ(t) автомата стратегии АМ. Сигнал хМ(t) устанавливает автомат стратегии АМ в состояние аі, а сигнал ху(t) - управляемую МФСП Ау в состояние аj. Установка в новое состояние каждой схемы памяти осуществ ляется одновременно (хотя возможно и последовательно) за время перехода 2э (где э – задержка сигнала на одном БА). Выходные сигналы появляются на выходных узлах схем памяти через время э после появления на входных узлах устойчивых устанавливающих сигналов ху(t) и хМ(t). Таким образом, если даже устанавливающий хМ(t) входной сигнал по продолжительности минимальный и равен 2э, то его продолжительности достаточно для появле ния на выходных узлах автомата стратегии АМ (через время э) набора сохра няющего еj() входного сигнала для МФСП Ау еще во время действия мини мального входного сигнала ху(t) (продолжительность которого равна 2э). При одновременном действии устанавливающих ху(t) входных сигналов и сохра няющих еj() входных сигналов в МФСП Ау поглощается сохраняющий еj() входной сигнал. Минимизация количества узлов набора устанавливающих ху(t) входных сигналов можно объяснить тем, что фактически только БАj од ной группы МФСП Ау при запоминании устойчивых состояний должны иметь активные значения выходных сигналов, которые равны единице, а все выходные сигналы БАj других групп МФСП Ау должны иметь неактивные значения, которые равны логическому нулю. В этом случае количество уста навливающих входных узлов можно сократить до количества m групп МФСП Ау.

Таким образом, количество zi (i = 1, 2, 3, 4) входных сигналов в МФСП Ау (рис. 6.2) в табл. 6.2 можно сократить до двух, а количество устанавли вающих ху(t) входных сигналов - до трех: ху1(z1= z2=1;

z3= z4 = 0), ху2(z1= z2 = 0;

z3 = z4 = 1), ху3(z1 = z2 = z3 = z4 = 1). Рассмотрим наборы устанавливающих хі(t) входных сигналов двухуровневой схемы памяти в табл. 6.3.

Таблица 6. Наборы устанавливающих хі(t) входных сигналов zi x1 x2 x3 x4 x5 x6 x7 x8 x9 x10 x11 x12 x13 x14 x15 x16 x17 x z1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 z2 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 z3 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 z4 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 z5 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 z6 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 z7 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 z8 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 z9 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 z10 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 z11 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 z12 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 z13 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 Устанавливающий входной сигнал ху3 является запрещенным в детерми нированном режиме работы схемы памяти Ау, поскольку он не запоминается ни при одном наборе сохраняющего еj() входного сигнала.

Сократить количество входных сигналов можно за счет объединения входных узлов z1 и z2 и также z3 и z4. При этом уменьшается количество входных узлов двухуровневой схемы памяти до 11.

Входные сигналы хі(t) однозначно устанавливают состояния двухуровне вой схемы памяти. Состояния в двухуровневой схемы памяти состоят из со стояний МФСП Ау и МФСП АМ.

Максимальное количество M max запоминающих состояний устройств памяти зависит от количества mу используемых групп и количества re набо ров сохраняющих еj() входных сигналов МФСП Ау, равное числу состояний автомата стратегии АМ, и вычисляется по формуле ( M max m y re ).

Набор сохраняющих е() входных сигналов двухуровневой схемы памя ти, при котором сохраняются все его состояния, имеет одинаковое значение, равное логическому нулю на всех его входных узлах (zi = 0).

Входные сигналы хі(t) и однозначно установлены объединенные состоя ния Аі двухуровневой схемы памяти приведены в табл.6.4.

Детерминированный режим функционирования двухуровневого устрой ства памяти по быстродействию такой, как у RS-триггера. Количество L БАі (логических элементов - БА) на одно запоминающее состояние по сравнению с RS-триггером (L = 1) уменьшается и для двухуровневой схемы памяти со ставляет L 0,7, что означает уменьшение аппаратурных затрат логических элементов на одно запоминаемое состояние.

В общем случае двухуровневую схему памяти (рис. 6.2) можно рассмат ривать как МСП на 18 состояний. Это связано с тем, что память запоминает все свои состояния при одном наборе сохраняющего е() входного сигнала.

Кроме того, автомат стратегии АМ запоминает общую информацию, а управ ляемая МФСП Ау - частную, структуру запоминания состояний которой мож но изменять.

Таблица 6. Установленные объединенные состояния двухуровневой схемы памяти xі Выходные сигналы БАі Состо яния b1 b2 b3 b4 b5 b6 b7 b8 b9 у1 у2 у3 у Аі x1 А 1 0 0 0 0 0 0 0 0 0 0 0 x2 А 0 1 0 0 0 0 0 0 0 0 0 1 x3 А 0 0 1 0 0 0 0 0 0 0 0 1 x4 А 0 0 0 1 0 0 0 0 0 0 0 0 x5 А 0 0 0 0 1 0 0 0 0 0 0 1 x6 0 0 0 0 0 1 0 0 0 0 0 1 1 А x7 А 0 0 0 0 0 0 1 0 0 0 0 0 x8 А 0 0 0 0 0 0 0 1 0 0 0 1 x9 А 0 0 0 0 0 0 0 0 10 0 0 1 x10 1 А 0 0 0 0 0 0 0 0 0 1 0 x11 0 А 1 0 0 0 0 0 0 0 0 1 0 x12 0 А 0 1 0 0 0 0 0 0 0 1 0 x13 0 А 0 0 1 0 0 0 0 0 1 0 0 x14 0 А 0 0 0 1 0 0 0 0 1 0 0 x15 0 А 0 0 0 0 1 0 0 0 1 0 0 x16 0 А 0 0 0 0 0 1 0 0 1 1 0 x17 0 А 0 0 0 0 0 0 1 0 1 1 0 x18 0 А 0 0 0 0 0 0 0 1 1 1 0 Двухуровневая схема памяти может осуществлять однозначные и укруп ненные переходы в МФСП Ау по двум переменным х и е, чего не могут осу ществлять триггеры. Кроме того, МСП на 18 состояний имеет 18 входных и 18 выходных узлов, а также использует 18 логических элементов. В случае двухуровневой схемы памяти используются 13 выходных и 11 входных уз лов, а также используется 13 логических элементов, что значительно меньше, чем в МСП. Количество внутренних связей между БАі (логических элемен тов) в МСП на 18 состояний составляет 17 18 = 306, а в двухуровневой схемы памяти - 20 +8 9 = 92.

M Таким образом, двухуровневая схема памяти класса L имеет значи тельные преимущества, как по аппаратным, так и по функциональным харак теристикам, по сравнению с МСП.

Автомат стратегии АМ в свою очередь может быть многоуровневым, что позволяет снизить ограничения на базовые автоматы по количеству входных узлов (элементов И-НЕ и/или ИЛИ-НЕ) [64].

6.8. Метод логического проектирования многоуровневой схемы B памяти класса LN с автоматом стратегии для каждой группы многоуровневых схем памяти Принцип структурной организации элементарных многоуровневых схем B памяти класса LN с автоматом стратегии для каждой группы МФСП заклю чается в их делении на управляющие и управляемые многофункциональные схемы памяти (МФСП) [64], которые соединены между собой следующим образом:

БА каждой i-й группе управляемой МФСП Аі, количество qi которых больше единицы (qi 1), через входную шину, на которую подаются наборы сберегающих еj() входных сигналов, соединены соответст венно с выходными шинами одной отдельной МФСП Аk или МСП (k=1, 2,..., і-1);

управляющие входные и выходные шины МФСП Аі (i = 1, 2,..., N) со ответственно соединены с общими входными и выходными шинами многоуровневых схем памяти.

B Многоуровневая схема памяти класса LN обладает следующими харак терными свойствами:

в состоянии менять структуру запоминания состояний схем памяти;

устанавливать устойчивые состояния меньшим количеством входных сигналов, чем многостабильные триггеры, которые поступают на управляющую часть входных узлов схемы памяти;

использовать меньшее количество выходных сигналов;

использовать меньшее количество внутренних связей между элемен тами схемы;

использовать не менее двух уровней многофункциональных схем па мяти (МФСП), каждая из которых состоит из nj (nj 3) логических K входовых элементов И-НЕ (ИЛИ-НЕ) с нагрузочной способностью M Р1, разбитых на mK групп, где 2 mK nj (mK J M - количест ;

m i i k во запоминающих состояний схемы памяти), по qj,k элементов И-НЕ M (ИЛИ-НЕ), где 1 q j,k ] log 2 1[ ;

j m i i k выходы элементов И-НЕ (ИЛИ-НЕ), k-той группы (qk 1) МФСПj че рез дополнительно введенные T-входовые элементы И (ИЛИ) с на грузочной способностью Р2 или непосредственно выходы элементов И-НЕ (ИЛИ -НЕТ) k-той группы (qk = 1) соединены непосредственно с одним из входов элементов И-НЕ (ИЛИ-НЕ) других групп данного МФСПj;

МФСПj расположены по j уровням, причем верхний уровень МФСПj содержит nj элементов МФСПj, разбитых не менее чем на две группы nj 1 nj mj (j =2) по qj,k элементов ( );

q j,k mj mj один вход каждого элемента И-НЕ (ИЛИ-НЕ) k-той группы (qj,k 1) МФСПj j-го уровня соединен с одним информационным входом j-той группы схемы памяти ШZj, а выходы элементов И-НЕ (ИЛИ-НЕ) МФСПj соединены соответственно с информационными выходами j-той группы схемы памяти ШАj;

входы элементов И-НЕ (ИЛИ-НЕ) каждой k-той группы (qj,k 1) МФСПj j-го уровня соединены соответственно с выходами элементов И-НЕ (ИЛИ-НЕ) k-той группы (qs,k = 1) низших МФСПs, кроме по следнего выхода, создавая связи между уровнями схемы памяти.

Общее количество М запоминающих состояний многоуровневой схемы J памяти вычисляется по формуле: M mi.

i Общее количество Sвнеш.с внешних связей определяется соотношением:

Sвнеш.с. 2n. (6.10) Общее количество Sвнут.с внутренних связей между элементами опреде ляется соотношением:

Sвнут.с. n (n-1). (6.11) На рис. 6.3 приведена функциональная многоуровневая схема памяти B класса LN.

Вых.ША а1 а2 а МФСП & z 1 МФСП а а & & z Вх.ШZ1 а а & & z3 а Вых.ША z4 & & 4 а а z5 & & Вх.ШZ2 5 а а & z6 а z Вх.ШZ z МФСП а4 а5 а Вых.ША Рис. 6.3. Многоуровневая схема памяти класса LB.

Рис. 3.3 N Схема состоит из трех МФСПj (МФСП1, МФСП2, МФСП3), которые рас положены на двух уровнях (j = 2). На верхнем уровне находится управляемая МФСП3, которая имеет четыре элемента И-НЕ (n = 4), и разбита на две груп пы (m = 2) по два элемента (q = 2) в каждой группе. Управляющие схемы МФСП1 и МФСП2, которые находятся на первом (нижнем) уровне, предна значенные для управления структурой запоминания состояний в группах (q = 2) верхней схемы МФСП3 и имеют по три элемента И-НЕ (n = =3), которые разбиты на три группы (m = 3) по одному элементу (q = 1) в каждой. МФСП - МФСП3 построены на логических элементах И-НЕ.

Отличительной структурной особенностью схемы памяти является мно гоуровневая память, где каждый структурный j-й уровень состоит из устой чивой МФСПj, причем в МФСПj соединены только входы тех элементов, ко торые принадлежат k-й группе (qj,k 1), с выходами схемы памяти нижних уровней МФСПs (s = j -1), которые предназначены для управления структу рой запоминания состояний в группах (qj,k 1) верхней МФСПj.

Отличительной функциональной особенностью устройства является ра бота управляемых схем МФСПj верхних уровней в нескольких различных подмножествах своих состояний, определяющих совокупность состояний схем МФСПs (s = j -1) нижних уровней. Это позволяет изменять отображение входящей и исходящей информации в управляемых схемах МФСПj, перена правлять выходную информацию в определенное направление и устанавли вать состояния схемы памяти меньшим количеством входных сигналов, по ступающих только на часть входных узлов устройства.

В данном случае, функциональная схема многоступенчатого устройства памяти запоминает 18 состояний и имеет 8 входных и 10 выходных узлов, которые в сумме составляют 18 внешних узлов, меньше чем в МСП на 18 уз лов (в два раза), а также 24 внутренних связей между всеми элементами И НЕ, что менее 12,75 раза,чем имеется в МСП 18 17 = 306.

Функциональный режим рассматривает работу схемы памяти в двух ре жимах: многофункциональном (табл. 6.5) и укрупненном (табл. 6.6). Уста навливающие наборы xi входных сигналов при функциональном режиме ра боты многоступенчатого устройства представлены в табл. 6.5.

Многофункциональный режим рассматривает работу управляемого МФСПj (j = 3) верхнего уровня в различных подмножествах состояний, кото рые запоминаются при соответствующих состояниях МФСПs. нижних уров ней.

Таблица 6. Устанавливающие наборы входных сигналов Наборы Значение входных Значение выходных Состояния узлов zi узлов ai схемы Ai входных сигналов xi z1 z2 z3 z4 z5 z6 z7 z8 a1 a2 a3 a4 a5 a6 a7 a8 a9 a10 Ai xi A x0 00000000 111111 11 A x1 10010010 011011 10 A x2 10010001 011011 11 A x3 10001010 0 1 1 1 01 1 0 1 A x4 10001001 011101 11 A x5 10000110 011110 10 A x6 10000101 011110 11 A x7 01010010 101011 01 A x8 01010001 101011 11 A x9 01001010 101101 01 x10 A 01001001 101101 11 x11 A 01000110 101110 01 x12 A 01000101 101110 11 x13 A 00110010 110011 00 x14 A 00110001 110011 11 x15 A 00101010 110101 00 x16 A 00101001 110101 11 x17 A 00100110 110110 00 x18 A 00100101 110110 11 В этом режиме управляемая МФСПj функционирует в разных подмно жество своих состояний в соответствии с состояниями МФСПs, которые спо собны изменять отображение информации входящей в выходящую (табл. 6.6). Переходы в управляемой МФСПj из одного состояния в другое одного подмножества осуществляются под воздействием устанавливающих наборов xi входных сигналов.

Укрупненный режим рассматривает изменение состояний всех МФСПj схемы при поступлении устанавливающих наборов xi входных сигналов только на входных узлах управляемых МФСПs нижних уровней. В этом ре жиме переходы в МФСПs нижних уровней из одного состояния в другое со стояние осуществляется под воздействием устанавливающих наборов xi входных сигналов, а укрупненные переходы в МФСПj верхних уровней из одного состояния в другое осуществляются под воздействием внутренних наборов сберегающих еj входных сигналов, которые поступают с выходов МФСПs нижних уровней на определенные элементы і-х групп, имеющих бо лее одного БА в МФСПj верхних уровней.

Таблица 6. Укрупненные переходы в многоуровневой схеме памяти Значения Объединенные состояния схемы памяти Ai входных узлов zi z1 z2 z3 z4 z5 z6 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16 A17 A A1 A2 A1 A2 A1 A2 A1 A2 A1 A2 A1 A2 A1 A2 A1 A2 A1 A A3 A4 A3 A4 A3 A4 A3 A4 A3 A4 A3 A4 A3 A4 A3 A4 A3 A A5 A6 A5 A6 A5 A6 A5 A6 A5 A6 A5 A6 A5 A6 A5 A6 A5 A A7 A8 A7 A8 A7 A8 A7 A8 A7 A8 A7 A8 A7 A8 A7 A8 A7 A A9 A10 A9 A10 A9 A10 A9 A10 A9 A10 A9 A10 A9 A10 A9 A10 A9 A A11 A12 A11 A12 A11 A12 A11 A12 A11 A12 A11 A12 A11 A12 A11 A12 A11 A A13 A14 A13 A14 A13 A14 A13 A14 A13 A14 A13 A14 A13 A14 A13 A14 A13 A A15 A16 A15 A16 A15 A16 A15 A16 A15 A16 A15 A16 A15 A16 A15 A16 A15 A A17 A18 A17 A18 A17 A18 A17 A18 A17 A18 A17 A18 A17 A18 A17 A18 A17 A Таким образом, предложенная схема представляет собой единую много уровневую схему памяти, которая имеет способность изменять отображение информации в МФСПj верхних уровней без влияния устанавливающих вход ных сигналов за счет внутренних связей между ступенями. Она имеет мень ше внутренних связей между элементами и может изменять состояние всего устройства меньшим количеством входных сигналов, что в триггерах осуще ствлять принципиально невозможно.

6.9. Классификация базовых элементарных схем памяти В связи с разработкой большого количества асинхронных базовых схем памяти приведем их классификацию (рис. 6.4). Наиболее общим случаем асинхронных базовых схем памяти является базовая схема памяти МУСП, которая создается из МФСП и однофазных МСП. МФСП является в свою очередь более общим случаем по отношению к однофазным МСП, частным (минимальным) случаем которых является схема асинхронного триггера RS типа. Обобщение базовых схем памяти представлено на рис. 6.4.

В связи с тем, что МУСП запоминает все свои состояния при одном на боре сохраняющего е() входного сигнала, как МСП, то целесообразно их сравнивать и характеризовать одним рядом параметров:

количество логических элементов, которые необходимы для по строения схем памяти, которая запоминает М состояний;

рабочая частота переключения (Fp);

максимальная нагрузочная способность по выходам (nQ);

количество внутренних связей (Sвнуцтр.с.) количество внешних связей (Sвнеш.с.) количество элементов на одно состояние (L);

функциональные возможности, которые позволяют перестраивать структуру запоминания состояний схемы памяти.

Асинхронные базовые схемы памя ти МФСП МУСП RS-триггеры МСП Класса L Однофазные Класса LN Класса LM Класса LB Многофазные N Рис. 6.4. Классификация базовых схем памяти 6.10. Сравнение параметров базовых схем памяти 6.10.1. Определение количества логических элементов, необходимых для построения схем памяти Однофазная МСП, запоминающая М состояний должна состоять из М входовых логических элементов ИЛИ-НЕ (И-НЕ) с нагрузочной способно стью М (рис. 6.1).

B МУСП класса LN, запоминающая М состояний при N = 2 и B = 2, должна состоять из K-входовых логических элементов ИЛИ-НЕ (И-НЕ) с нагрузоч ной способностью P1 (рис. 6.3).

Сравним МСП и МУСП, которые запоминают 18 состояний:

количество логических элементов ИЛИ-НЕ (И-НЕ) в МСП использует ся 18;

количество логических элементов ИЛИ-НЕ (И-НЕ) в МУСП использу ется 10.

Таким образом, МУСП в 0,56 раз меньше использует логических элемен тов ИЛИ-НЕ (И-НЕ) при запоминании 18 состояний. При увеличении запо минающих состояний разница в использовании логических элементов растет, а отношения между МУСП и МСП уменьшается и становится менее 0,36, что отражает резкое уменьшение аппаратурных затрат в МУСП по сравнению с МСП.

6.10.2. Определение максимально-возможной нагрузочной способности по выходам схем памяти Однофазная МСП, запоминающая М состояний, которая состоит из М входовых логических элементов ИЛИ-НЕ (И-НЕ), имеет максимально воз можную нагрузочную способность по выходам схемы памяти равную 1, при возможности логических элементов ИЛИ-НЕ (И-НЕ) иметь нагрузочную способность равную М. При М = 18 и nQ = 1 (рис. 6.1).

B МУСП класса LN, запоминающая М состояний при N = 2 и B = 2, долж на состоять из K-входовых логических элементов ИЛИ-НЕ (И-НЕ) с нагру зочной способностью равной М. В этом случае nQ = М-3 = 15 (рис. 6.3).

Сравним МСП и МУСП, которые запоминают 18 состояний с нагрузоч ной способностью по выходам схем памяти:

количество nQ в МСП с нагрузочной способностью по выходам равно 1;

количество nQ в МУСП с нагрузочной способностью по выходам равно 15.

Таким образом, в МУСП на 14 выходов больше может подключать логи ческих элементов ИЛИ-НЕ (И-НЕ), чем при МСП.

6.10.3. Определение количества внутренних связей схем памяти Однофазная МСП, запоминающая М состояний должна состоять из М входовых логических элементов ИЛИ-НЕ (И-НЕ), которые имеют количество внутренних связей Sвнут. с. = М (М - 1) = 18 17 = 306 (рис. 6.1).

B МУСП класса LN, запоминающая М состояний при N = 2 и B = 2, должна состоять из K-входовых логических элементов ИЛИ-НЕ (И-НЕ) и имеет ко личество внутренних связей Sвнут. с.. = 24 (рис. 6.3).

Сравним у МСП и МУСП, которые запоминают 18 состояний, количест во внутренних связей Sвнут. с. схем памяти:

количество Sвнут. с. в МСП внутренних связей равно 306;

количество Sвнут. с. в МУСП внутренних связей равно 24.

Таким образом, МУСП имеет в 12,75 раз меньше количество внутренних связей Sвнут. с., чем при МСП, что очень важно при разводке топологии инте гральных схем.

6.10.4. Определение количества внешних связей схем памяти Однофазная МСП, запоминающая М состояний должна состоять из М входовых логических элементов ИЛИ-НЕ (И-НЕ), которые имеют количество внешних связей Sвнеш.с.= М + М = 18 + 18 = 36 (рис. 6.1).

B МУСП класса LN, запоминающая М состояний при N = 2 и B = 2, должна состоять из K-входовых логических элементов ИЛИ-НЕ (И-НЕ), имеют число внешних связей Sвнеш.с.=18 (рис. 6.3).

Сравним МСП и МУСП, которые запоминают 18 состояний, количество внешних связей Sвнеш.с.схем памяти:

количество Sвнеш.с в МСП связей равно 36;

количество Sвнеш.с в МУСП связей равно 18.

Таким образом, МУСП имеет в 2 раза меньше количество внешних свя зей Sвнеш.с., чем при МСП.

6.10.5. Определение количества элементов на одно состояние схем памяти Однофазная МСП, запоминающая М состояний должна состоять из М входовых логических элементов ИЛИ-НЕ (И-НЕ), имеет количество элемен тов на одно состояние L = 1 (рис. 6.1).

МУСП класса LB, запоминающая М состояний при N = 2 и B = 2, должна N состоять из K-входовых логических элементов ИЛИ-НЕ (И-НЕ), имеет коли чество элементов на одно состояние L = 0,56 (рис. 6.3).

Сравним МСП и МУСП, которые запоминают 18 состояний, количество элементов на одно состояние L схем памяти:

количество L в МСП равно 1;

количество L в МУСП равно 0,56.

Таким образом, МУСП имеет примерно в 1,78 раз меньше количество элементов на одно состояние L, чем при МСП, что характеризует аппаратур ные затраты на одно запоминаемое состояние схемы памяти.

6.10.6. Сравнение рабочей частоты переключения и функциональных возможностей схем памяти Рабочая частота Fp МУСП по сравнению с МСП одинакова при исполь зовании МФСП класса L. При использовании МФСП класса LN рабочая час тота переключения снижается в 1,5 раза.

Функциональные возможности МФСП по сравнению с МСП имеют пре имущество в том, что они в состоянии в процессе работы за один машинный такт перестраивать структуру запоминания состояний МФСП в МУСП. Эти дополнительные функциональные возможности МУСП позволяют одновре менно обрабатывать общую (управляющую информацию в автомате страте гии) и частную (в МФСП) информацию, что принципиально невозможно де лать в МСП (триггерах).

Сопоставимые данные схем памяти рассмотрим в табличном виде (табл. 6.7).

Таблица 6. Параметры базовых схем памяти, которые запоминают 18 состояний Параметры Однофазная МСП МУСП Fp 12,5 МГц 12,5 МГц nQ 1 Sвнутр.с.. 306 Sвнеш.с.. 36 L 1 0, 6.11. Вопросы построения надежных устройств на многоуровневых схемах памяти 6.11.1. Вопросы надежности многоуровневых схемах памяти Число запоминаемых состояний Q двухуровневой МУСП определяется по формуле:

m Q m (2 Ri 1), (6.12) i где m ( 2 m k ) - число групп логических элементов ИЛИ-НЕ (И-НЕ) в МФСП;

Ri – число логических элементов ИЛИ-НЕ (И-НЕ) в i-ой группе.

Как видно из МУСП (рис. 6.3), МФСП3 является многофункциональной схемой памяти (рис. 6.5), которая запоминает 6 состояний и имеет 9 сохра няющих e() входных сигналов, способных перестраивать структуру запо минания состояний [64]. Генерацию сохраняющих e() входных сигналов для каждой группы элементов МФСП3 осуществляют МФСП1 и МФСП2.

МУСП способно запоминать 18 состояний.

Число запоминаемых состояний в і-ой группе определяется в зависимо сти от числа Ri, которые используют элементы ИЛИ-НЕ (И-НЕ) в і-ой группе.

Элементы в і-ой группе соединены в смысле надежности параллельно. Число і-х групп в МФСП лежит в пределах от 2 до m ( 2 i m). Если взять мини мальное число групп, как это изображено на рис. 5.5 и рис. 6.3, то их взаимо действие друг с другом образует в смысле надежности последовательное со единение.

Отказы элементов і-ой группы не влияют на функционирование осталь ных элементов данной і-ой группы. Однако, если отказавший элемент на вы ходном узле имеет активное значение выходного сигнала, который одно значно устанавливает инверсные значения на выходах элементов других групп, то такой отказ является катастрофическим для функционирования всей МФСП. В дальнейшем будем рассматривать некатастрофические отказы элементов, выходные сигналы элементов которых не влияют на функциони рование элементов других групп.

Минимальное число элементов, необходимых для функционирования схемы памяти, при одном элементе Н-НЕ (ИЛИ-НЕ) в группе равно числу m групп. Это, так называемые, многостабильные схемы памяти [17;

125].

МФСП по структуре можно рассматривать как схемы памяти, которые резер вируют в каждой i-ой группе (Ri – 1) элемент. В этом случае МФСП рассмат ривается как схема, состоящая из m рабочих и m(Ri – 1) резервных элемен тов. Все N = mRi элементов могут отказывать.

Число М запоминаемых состояний МФСП может колебаться в пределах m m M ( 2 Ri 1), (6.13) i Если к моменту t произошел j-й отказ в i-ой группе МФСП, то число Ki запоминаемых состояний i-ой группы измениться и составит (2 R j 1) запоми i наемых состояний. Другими словами, при отказе всех Ri элементов i-я группа попадает в состояние отказа и никакие изменения в данной i-ой группе не происходят. Для оценки работоспособности МФСП, которая при отказах (Ri – 1) элементов в каждой группе преобразуется в многостабильную схему памяти, запоминающую все состояния при одном неактивном входном сиг нале [17], необходимо ее тестировать. Также удобно пользоваться для оценки работоспособности МФСП числом rе блоков i состояний, которые сохраня ются при соответствующих отказах элементов в i-ых группах. Число rе со храняемых блоков i состояний находиться в пределах m 1 re (2 Ri 1). (6.14) i Если к моменту t произошел j-й отказ в i-ых группах, то МФСП сохра няет число блоков i состояний, соответственно равное m re (2 Ri j 1). (6.15) i В смысле надежности МФСП представляет собой параллельно последовательную схему, в которой элементы каждой i-ой группы представ ляют параллельную схему элементов с одинаковыми параметрами, а группы элементов соединяются друг с другом последовательно.

Каждый j-ый элемент в общем случае характеризуется интенсивностью t отказов j(t) и вероятностью безотказной работы Pj (t ) exp [ j (t )dt ]. Вероят ность безотказной работы i-ой группы МФСП в целом определяется по фор муле:

Pгр (t ) 1 (1 Pj (t )) Ri.

i (6.16) Вероятность безотказной работы МФСП на интервале [0, 1] при разном количестве элементов в группе можно определить по формуле:

m P (t ) [1 (1 Pj (t )) Ri ]. (6.17) i При одинаковом количестве элементов в группе вероятность безотказ ной работы МФСП определяется по формуле:

P (t ) [1 (1 Pj (t )) Ri ]m, при Ri const. (6.18) Если время безотказной работы элемента подчиняется экспоненциаль ному закону с параметром (интенсивностью отказов) j, то Pj (t ) определяет ся по формуле:

jt Pj (t ) e. (6.19) В этом случае для последовательного соединения вероятность безотказ ной работы можно выразить через интенсивность отказов следующим обра зом:

m P(t ) Pi (t ) Pi m (t ), при Ri 1;

(6.20) i m jt m j t P (t ) e e. (6.21) i Средняя наработка на отказ МФСП по известному P(t) определяется по формуле:

Tср P (t )dt. (6.22) Средняя наработка до отказа МФСП при Ri=1 (Ri=const) определяется по формуле:

Tср. (6.23) m j При интенсивности отказов элементов j 1 10 71 / ч величина средней наработки до отказа МФСП при Ri=1 во всех i-ых группах (m=2) равна. 0,5 10 7 ч.

Tср 2 j При Ri=2 и m=2 вероятность безотказной работы МФСП определяется по формуле:

jt 2 jt 3 jt 4 j t ) 2 ]2 4 e P ( t ) [1 (1 e 4e e.

4 4 1 Тогда Tср (4e 2 t 4e 3 t e 4 t )dt.

j j j 2 j 3 j 4 j 12 j При Ri=3 и m=2 вероятность безотказной работы МФСП определяется по формуле:

jt 3 2 4 j t 8 j t 7 j t 6 j t 5 j t 4 j t P(t ) [1 (1 e ) ] e (e 12e 66e 114e 387e 3 j t 2 jt jt 468e 414e 216e 81).

В этом случае Тср, определяемое по формуле (6.23), равно 20,5·.

j Таким образом, при увеличении числа элементов в группах, величина средней наработки на отказ растет, что указывает на увеличение надежности МФСП как схемы памяти по сравнению с однофазными многостабильными схемами памяти.

Необходимо отметить, что при увеличении числа групп с одинаковым числом Ri элементов, величина средней наработки на отказ падает, что ука зывает, что наиболее предпочтительными в смысле повышения надежности являются МФСП с двумя группами с Ri1 элементов в каждой из них.

6.11.2. Вопросы живучести многоуровневых схем памяти В настоящее время сверхбольшие интегральные схемы (СБИС) строятся с расчетом на 100% пригодность всех компонентов схемы. Увеличение числа компонентов и самой площади кристалла СБИС, увеличение длины шин и уменьшение размеров их ширины, естественно, увеличивают вероятность выхода из строя компонентов и появления обрывов в их связях. Это приводит к значительному браку СБИС и к катастрофическому выходу из строя их в процессе эксплуатации.

С целью повышения надежности работы систем из ненадежных элемен тов делают многократное резервирование, распределенные сетевые системы и т. д., в которых выходы целого блока или устройства из строя определяется диагностическими программами и не отражаются катастрофически на работе всей системы в целом. Кроме этого, отмечается ненадежность работы основ ной элементарной двоичной схемы памяти, которая используется почти во всех цифровых СБИС [17;

27;

125;

141].

Использование двухуровневых устройств памяти позволяет строить предположение, что решение проблемы повышения надежности работы па мяти и построение СБИС без 100% годности всех компонентов схемы памяти возможно. Такое предположение основано на свойстве многоуровневой структуры памяти с многофункциональной системой организации работать в одном из определенных подмножеств j своих состояний при соответствую щих сохраняющих ej() входных сигналах.

При определенных неисправностях в логических элементах МФСП или в связях их с другими элементами можно предположить, что некоторые из элементов выходят из строя и, тем самым, сужают область функционирова ния МУСП. Однако, они не выводят его полностью из строя, как элемент памяти. В этом случае МУСП функционирует в ограниченных подмножест вах всего множества Q своих состояний. Использование частично работоспо собной памяти повышает жизнеспособность устройства памяти, а, следова тельно, и его надежность. В МУСП заложены потенциальные возможности функционировать в ограниченных подмножествах своих состояний при час тичных повреждениях элементов.

В МФСП используются элементы, единичные выходные сигналы кото рых являются активными сигналами для других групп. Предположим, что основной неисправностью элементов является появление на выходных узлах постоянного значения, равного логическому нулю. Такое предположение вполне правдоподобно, если учесть, что при обрыве входного узла в логиче ских элементах интегральных схем значение входного сигнала воспринима ется равным логической единице. Следовательно, выходной сигнал элемента, имеющего оборванный вход, приобретает постоянное значение, равное логи ческому нулю. В этом случае такой элемент просто не будет участвовать в запоминании состояний данной группы МФСП и характеристическая функ ция i-ой группы ( K i 2 R 1 ) уменьшит свое значение на единицу, т.е. станет i равной K i 2 R 1 1, где Ri – количество логических элементов в i-ой группе.

i При неисправностях в целой группе логических элементов, схема памя ти будет работать как запоминающее устройство, если число работоспособ ных оставшихся групп будет не менее или равно 2 (т.е.m 2) и в каждой группе МФСП хотя бы по одному логическому элементу.

Из закона функционирования МУСП [64] понятно, что МФСП способна функционировать при различных сохраняющих ej() входных сигналах, по ступающих из автомата стратегии АМ, в определенных подмножествах j сво их состояний. При некатастрофических неисправностях МФСП сужает об ласть своих состояний, в которых она еще способна работать. Неисправности в элементах могут быть и катастрофическими в том случае, если на выходе логического элемента устанавливается активный выходной сигнал, значение которого равно логической единице. В этом случае вся МФСП выходит из строя.

Таким образом, при синтезе МУСП можно заранее учитывать вопросы надежностного синтеза, если известны характерные неисправности СБИС.

Использование управляемых МФСП АУ совместно с управляющим автома том стратегии АМ создает предпосылки для построения, изготовления и ис пользования частично исправных устройств при обработке информации.

Рассмотрим для примера двухуровневую МУСП, в состав которой вхо дят управляемая МФСП3 АУ (рис. 5.5) и автоматы стратегии АМ для каждой группы МФСП1 и МФСП2 (рис. 6.3), и оценим работоспособность МУСП как устройства памяти, способного запоминать минимальное число определен ных состояний при частичных повреждениях схемы.

Предположим, что элементы при неисправностях имеют на выходе по стоянные значения логического нуля. В этом случае МФСП АУ еще способна функционировать как элементарный автомат с памятью при отказе произ вольного элемента в любой группе, что составляет 25% аппаратуры, и еще одного элемента в другой группе. В данном случае МФСП АУ способна функционировать при 50% неисправных элементов и 100% выходе из строя автомата стратегии АМ, который состоит из двух МФСП. Таким образом, при выходе из строя 8 элементов из 10, что составляет 80%, двухуровневое уст ройство памяти еще способно функционировать как элементарная двоичная память (триггер). Это оценка максимальной живучести двухуровневого уст ройства памяти при частичных неисправностях элементов в МУСП.

При выходе из строя по одному элементу в автомате стратегии АМ уст ройство памяти уменьшает свою область функционирования на одно под множество своих состояний, т.е. приблизительно на 16,7%.

При катастрофическом выходе из строя одного элемента в автомате стратегии АМ для одной группы элементов МФСП АУ, когда на его выходе значение постоянно равно логической единице и автомат АМ находится по стоянно только в одном состоянии, МФСП АУ сужает свою область функцио нирования. При катастрофическом выходе из строя произвольного элемента произвольной группе МФСП АУ двухуровневое устройство памяти пре,в вращается в одноуровневое, которое способно функционировать самостоя тельно по законам автомата стратегии АМ. Только при катастрофических вы ходах элементов в МФСП АУ и АМ двухуровневое устройство памяти полно стью выходит из строя как элемент памяти.

Таким образам, возможны три случая работоспособности двухуровнево го устройства памяти:

1) 100% работоспособность всех компонентов и устройств памяти;

2) сужение областей состояний устройства памяти, в которых она может работать при частичных неисправностях своих компонентов;

3) выход из строя работоспособности устройства памяти при катастро фических неисправностях компонентов.

Рассмотрим принципы построения МУСП с повышенной живучестью.

Принципы построения МУСП с повышенной живучестью заключаются в следующем:

1. Определяются характерные неисправности схем, которые не являются катастрофическими при работе МУСП.

2. Технологии изготовления устройств памяти корректируются для лик видации катастрофических неисправностей, с целью уменьшения некатаст рофических.

3. Определяется процент выхода 100% годных и частично годных уст ройств по отношению к проценту полностью негодных устройств памяти.

Если данный процент полностью негодных устройств и 100% годных устройств удовлетворяет изготовителей, то появляется возможность исполь зовать еще частично годные устройства памяти.

6.11.3. Контроль работоспособности МУСП Контроль работоспособности МУСП состоит в проверке отсутствия ка тастрофических отказов схемы памяти при подаче устанавливающего xp(t) входного сигнала, при котором на все входные узлы схемы памяти подается активная логическая единица, которая однозначно устанавливает на всех вы ходных узлах схемы памяти логический нуль. При всех остальных устанав ливающих xi(t) входных сигналах однозначно устанавливаются на выходных узлах схемы памяти хотя бы одна логическая единица.

Рис. 6.5. Исследование МУСП класса LB N Исследование многоуровневой схемы памяти класса LB с помощью N Multisim осуществляется следующим образом: сначала определяем функцио нальную схему памяти и подключаем к ней Word Generator (Генератор Слов), Logic Analyzer (Логический анализатор) (рис. 6.5).

Для большей наглядности и убедительности правильности функциони рования двухуровневой схемы памяти класса LB формируем тесты входных N слов р(T), состоящие из элементарных наборов устанавливающих хі(t) вход ных сигналов и одного набора сохраняющего е() входного сигнала, который имеет на всех входных узлах zi значение 1.

Строим тесты входных слов р = х, е для проверки работы построенной функциональной схемы в Word Generator XWG1 (Генератор слов). Анализ работы схемы памяти на элементах И-НЕ с помощью имитационного моде лирования "NI Multisim 9" осуществляется так [43]:

Запускаем программу "NI Multisim9" на ПК.

С помощью меню "Place Misc Digital" вызываем на рабочее поле необходимые логические элементы и строим функциональную схему;

Проводим исследования схемы виртуальными приборами Multisim 9 - Word Generator (Генератор Слов) и Logic Analyzer (Логический анализатор) Таблица 6. Тесты для проверки работоспособности МУСП класса LB N Состоя Устанав- Структурные Структурные ния ливающие входные сигналы выходные сигналы МУСП входные Номера виходов сигналы – генератора слов 31 30 29 28 27 26 25 xi z1 z2 z3 z4 z5 z6 z7 z8 b 1b 2 b 3 bq b2 b3 a1 a2 a3 a4 Ai x1 100 100 10 011 011 1011 A x2 100 100 01 011 011 1110 A x3 100 010 10 011 110 1011 A x4 100 010 01 011 110 1101 A x5 100 001 10 011 110 1011 A x6 100 001 01 011 110 1100 A x7 010 100 10 101 011 0111 A x8 010 100 01 101 011 1110 A x9 010 010 10 101 110 0111 A x10 010 010 01 101 110 1101 A x11 010 001 10 101 110 0111 A x12 010 001 01 101 110 1100 A x13 001 100 10 110 011 0011 A x14 001 100 01 110 011 1110 A x15 001 010 10 110 110 0011 A x161 001 010 01 110 110 1101 A x17 001 001 10 110 110 0011 A x18 001 001 01 110 110 1100 A Рис. 6.6. Анализ работы схемы памяти На рис. 6.6 показан вид с генератором слов и логическим анализатором после выполнения пошаговой последовательности наборов устанавливающих x(t) входных сигналов и набора сохраняющего е() входного сигнала после выполнения 18 тестов. Исследования показали корректность использования элементарных р(Т) входных слов (табл. 6.8), которые отразили соответст вующее функционирование их в детерминированном режиме.

Таким образом, рассматриваемая методология определения детермини рованных входных слов элементарных многоуровневых схем памяти и про верка работы этих схем памяти с помощью имитационного моделирования Electronics Workbench (MultiSim 9) [43;

74] убедительно доказала их работо способность.

6.11.4. Повышение надежности устройств, использующих МФСП в МУСП Базовые схемы памяти МФСП обладают свойствами сохранения раз личных блоков j запоминаемых состояний. Комбинационны6 схемы, реали зующие функции возбуждения и функции выходов определенных блоков j состояний, и автомат стратегий, генерирующих сохраняющие ej() входные сигналы в МУСП, вставляется в виде отдельных плат в разъемы вычисли тельного устройства, имеющую диагностическую систему выявления неис правностей (отказов), позволяет реализовать возможность осуществлять за мену неисправных плат (съемных модулей) исправными. Это объясняется тем, что при висячих входных проводах входной сигнал соответствует значе нию логической 1, которая не влияет на работу логического элемента И-НЕ, используемых МФСП и МУСП, но сужает область их функционирования..

Таким образом, возможно построение вычислительного устройства, со держащего один основной блок 1 запоминаемых состояний, (re-1) резервных блоков j (j = re - 1) состояний и re комбинационных схем, реализующих функции возбуждения и выходов, одна из которых основная и (re-1) дополни тельных.

В смысле надежности исследуем вариант работы устройства при нагру женном резерве re блоков, неограниченном и «быстром» восстановлении от казавших блоков, то есть, при max T0( i ) / min T1( i ) 1, (6.24) i i T1(i ) - средняя наработка на отказ i-го блока устройства;

где T0( i ) - среднее время восстановления i-го блока устройства.

В этом случае, средняя наработка на отказ системы может определяться по точной формуле re re ( j) ( j) ) T0( j ) (T T 1 i 1 j T1. (6.25) re re (i ) T ( T ) 0 ( j) i 1 j 1 Приближенная формула при «быстром» восстановлении имеет вид:

re re T0( j ) 1. T1 [( ( j ) ) ( ( i ) )] (6.26) j 1 T1 i 1 T Среднее время восстановления системы определяется по следующей формуле:

re ]1.

T0 [ (6.27) ( j) T j 1 Вероятность безотказной работы системы при «быстром» восстановле нии можно приближено определить по экспоненциальному закону:

t T P (t ) e. (6.28) Если предположить, что i-ый блок состоит из последовательно соеди ненных элементов, имеющих одинаковую величину интенсивности отказов (о = 1·10-7 1/ч), то величина средней наработки на отказ i-го блока будет равна T1( i ) 1 105 ч. (6.29) 100 j Определив среднее время восстановления i-го блока системы T0(i ) равное одному часу ( T0(i ) = 1 ч.), можно определить Т0 и Т1 системы по соответст вующим формулам (6.16–6.18).

Определим Т0 и Т1 системы при re=2.

(T1( i ) T0( i ) ) 2 (T0( j ) ) 2 (105 1) 0,5 1010 Ч T1 2 (i ) (T0 ) (i ) T0 T0( j ) 2 T0 [ ( j ) ] 0,5 ч.

T0 Их этих расчетов видно, что среднее время на восстановление падает, а средняя наработка на отказ системы при восстановлении отказов возрастает, что указывает на повышение надежности системы.

В литературе по системам обработки и расчету надежности аппаратуры радиоэлектроники и автоматики [8] даются рекомендации по построению на дежных систем за счет построения узлов, устройств и вычислительных сис тем с изменяющейся архитектурой при возникновении отказов отдельных изделий.

Из анализа МФСП и МУСП с точки зрения надежности можно сделать со всей определенностью вывод, что они значительно увеличивают надеж ность многостабильных схем памяти за счет введения резервирования эле ментов в группах МФСП. С другой стороны, существует возможность на их основе проектировать многофункциональные узлы, устройства и компьютер ные системы с изменяющейся архитектурой [64]. Предложенные МФСП и МУСП расширяют возможности элементной базы компьютерных систем за счет возможности функционирования их в различных подмножествах со стояний. Они также способны сократить время перестройки работы компью тера с одного алгоритма на другой, сократить аппаратные затраты в схемах памяти на одно запоминаемое состояние и существенно ускорить решение проблемы создания работоспособных устройств при частичных неисправно стях их компонентов.

Заключение Многоуровневые схемы памяти, которые рассмотрены, представляют собой полузакрытые структуры. Они, как и многофункциональные схемы памяти, оболадают большим преимуществом по сравнению с триггерами по аппаратурным затратам на одно запоминаемое состояние, по функциональ ным возможностям обработки общей и частной информации за один машин ный такт Т, а также повышенной надежностью и живучестью.

На взгляд авторов, МУСП можно использовать при построении рекон фигурируемых и более надежных компьютерных устройств и систем, чем компьютерных устройств с памятью на триггерах.

ЧАСТЬ СИСТЕМНЫЙ ПОДХОД К ПОСТРОЕНИЮ РЕКОНФИГУРИРУЕМЫХ КОМПЬЮТЕРНЫХ УСТРОЙСТВ Введение Создание высокопроизводительных вычислительных систем входит в первую десятку жизненно необходимых программ ведущих стран мира.

Наилучшим решением этой задачи является форсирование развития оригинальных разработок в области высокопроизводительных вычислитель ных систем. Весьма перспективной является концепция построения реконфи гурированных многопроцессорных вычислителей.

Суть этой концепции состоит в том, что архитектура вычислительной системы должна иметь возможность адаптироваться под структуру решаемой задачи. Разработка принципов и методов проектирования реконфигуриро ванных систем различных фирм с элементарной памятью на триггерах исто рически обосновано тем, что при развитии технологии проектирования больших интегральных схем элементная база на протяжении их создания не изменялась, а системы на их основе надо было адаптировать при решении за дач.

Для цифровых автоматов элементная база была определена еще при соз дании первых вычислительных машин в 40 годах ХХ столетия. Теоретически состав элементной базы был обоснован академиком В.М. Глушковым в году в теореме о структурной полноте элементарных автоматов [24], которая гласила, что для построения любого произволного автомата достаточно эле ментарного автомата Мура с нетривиальной памятью (т.е. триггера типа-RS) и функционально полной системы логических элементов.

Создание больших интегральных схем (БИС) разделило разработчиков по их новым профессиям, которые требовали больших знаний. Это разработ чики БИС, состав которых в настоящее время превышает миллион компонен тов, это разработчики компьютерных систем на основе БИС, а также про граммисты и системные программисты, использующие команды уже создан ных процессоров в составе БИС.


Эта историческая тенденция разделения труда разработчиков на «узких» специалистов затруднило комплексный под ход к созданию эффективных вычислительных систем и затормозило разви тие элементной базы БИС до настоящего времени. Этому еще способствова ло то, что американские фирмы стали монополистами в создании новых пер спективных разработок современных компьютеров на БИС. Во главу угла ими ставился вопрос о получении сверхприбыли. Пока работал закон Мура, который гласил, что каждый год будет происходить увеличение компонентов в БИС в два раза, то особых проблем у них не возникало. Но к 2012 году этот закон перестал действовать, как было показано в работе [71].

Для адаптации систем к решению задач (вместо концепции создания но вой элементной базы для БИС) использовался многофункциональный массив БИС. Этот массив перестраивался и адаптировался с помощью устройства управления другой БИС. Такая двухуровневая система позволяла на «авто матном» уровне осуществлять последовательную обработку общей инфор мации, которая управляла перестройкой алгоритмов, и обработку отдельного алгоритма многофункционального устройства или компьютерной системы.

Фактически это значит, что пользователю должна быть предоставлена возможность программировать проблемно-ориентированные многопроцес сорные вычислительные системы, структура которых адекватна поставлен ной им задачи. При этом, в отличие от существующей архитектуры Джона фон Неймана, достигается высокая реальная производительность вычисли тельных систем на широком классе задач, а также почти линейный рост про изводительности при увеличении числа процессоров.

Разработка методов построения элементарных многофункциональных схем памяти [63] и на их основе методов построения элементарных много уровневых схем памяти [61-62] позволило рассмотреть возможность по строения реконфигурированных устройств компьютерных систем [64] с ис пользованием «элементного» уровня схем памяти. Использование МФСП и МУСП при построении реконфигурированных устройств компьютерных систем позволяет сделать более комплексный подход, который частично уп рощает методику построения реконфигурированных устройств, не требуя дополнительных специальных устройств для перестройки алгоритмов функ ционирования и, тем самым, повышая скорость обработки иерархической информации в ходе перестройки ее обработки.

Повышение быстродействия обработки иерархической информации объ ясняется тем, что для перестройки реконфигурированных устройств компью терных систем, построенных на «автоматном» уровне, требуется дополни тельный машинный такт, который используется для перестройки общей ин формации в автомате стратегии [26;

30–32;

42;

90–91;

98;

104–106;

138;

143].

При использовании же в качестве элементарной памяти МУСП - это можно избежать [59 -64;

66;

74–85;

89].

7.1. Развитие реконфигурированных систем с памятью на триггерах Начиная с 70-х годов ХХ века, начинается эра создания микропроцессо ров на интегральных схемах. Так в ноябре 1971 года был создан первый од нокристальный микропроцессор i4004 (Intel, США).

Разработчики: инженеры Тед Хофф (Marcian "Ted" Hoff), Стэн Мазор (Stan Mazor), Федерико Феггин (Federico Faggin). Количество транзисторов 2300, производительность 60 тыс. операций в секунду. Разработка родилась как результат творческой переработки технического задания на разработку новой модели калькулятора Busicom для японской корпорации Nippon Calculating Machine (1969 г.). Двенадцать заказных специализированных ИС заменялись набором из четырех микросхем под названием MCS-4. В него входил центральный процессор 4004, микросхема ПЗУ для приложений, микросхема ОЗУ для обработки данных и микросхема реестров сдвига для порта ввода-вывода. При этом Intel сохранила права на конструкцию микро процессоров. Процессор i4004 имел вычислительную мощность, сравнимую с первым электронным компьютером ENIAC, созданный в 1946 году и занимал объем 65 м3. Через время на основе i4004 был создан компьютер.

В современное время на кристалле кремния можно расположить до мил лиарда транзисторов. Такие микросхемы объединяют в одном корпусе собст венно процессор компьютера, а также быстродействующую память, которые стали основой персональных компьютеров и других вычислительных систем.

На рубеже 2004-2005 гг. появились новые технологические возможно сти. Ключевые изменения произошли в платформе ПК, архитектурах цен тральных процессоров, интерфейсов, способов построения локальных сетей.

В современное время уменьшился темп технологической гонки, которая ори ентирована была на рекордную производительность компьютера. На первый план постепенно выходят функциональные возможности, удобство эксплуа тации, снижение себестоимости, Которые раньше считались второстепенны ми. Одним из актуальных требований к современным устройствам вычисли тельной техники (ВТ) и систем управления (СУ) является повышение адап тивности (гибкости) [103–106].

Первые теоретические исследования по синтезу многофункциональных логических устройств относятся к началу 60-х годов ХХ века. Системные ис следования многофункциональных устройств (элементов, модулей) начались с появлением больших интегральных схем (БИС) в конце 60-х и начале 70-х годов. Эти работы положили начало теории многофункциональных автома тов. К этим работам относятся работы по проблемам синтеза гибких (много функциональных) устройств, которые изменяют свое частичное функциони рование под влиянием автомата стратегии, обрабатывающим общую (страте гическую) информацию. Известные работы В.М. Глушкова [26], В.И. Вар шавского [20], Э.В. Евреинова [32], и многих других известных ученых. Зна чительное место среди этих работ занимают работы А.Б Палагина., В.Н. Опанасенко и других по организации гибкой структуры компьютеров, которая представлена двумя основными частями: постоянной (автоматом стратегии), который обрабатывает общую информацию) - компьютер с жест кой структурой, и переменной (наборов вычислительных устройств, которые способны обрабатывать отдельную информацию), то есть с помощью общей информации перестраивать свою структуру, а также работы по формальному проектированию процессоров с гибкой архитектурой. Они определили новое направление в области вычислительной техники по проектированию много функциональных устройств с виртуальной архитектурой на базе ПЛИС "Reconfigurable Computing". Термин "Reconfigurable Computing" в общем случае определяет двуединое понятия: как реконфигурированные структуры компьютера (hardware), так и процесс обработки данных программно (software), который выполняется компьютером.

Структура вычислительной системы, которая изменяет конфигурацию системы, состоит из двух частей: постоянной (или фиксированной) части F host компьютера и части V - многофункционального устройства, которое под воздействием постоянной (или фиксированной) части F - host компьютера преобразуется в различные конфигурации (рис. 7.1) [105].

Digital, Ana- Fiber I/O Vn F Vn Модули Базовая плата Local Bus расширения PCI Bus Host com Рис. 7.1. Структура изменяемой вычислительной системы Архитектура реконфигурируемых систем зависит от мощности множе ства алгоритмов (N), которые выполняются.

N = NF + NV, (7.1) NF - мощность множества алгоритмов, выполняемых на устройствах F;

где NV - мощность множества алгоритмов, выполняемых на устройствах V.

Важным фактором компьютера с гибкой структурой является уровень гибкости и уровень компонентов, которые программируемые. В данном на правлении работ "Reconfigurable Computing" уровень многофункциональных компонентов, которые программируемые, опускается до функциональных узлов системы управления компьютера, то есть до «автоматного» уровня [105].

Новая элементная база современных интегральных схем, встроенных в ПЛИС типа FPGA [105] с большой логической емкостью (до 10 млн. логиче ских вентилей) создало возможности для построения гибких устройств и сис тем с архитектурой, которая программируемая.

Но сама элементная база интегральных схем пока неизменна, то есть со стоит из полной системой логических элементов и двоичных схем памяти, как обюосновал в 1962 году В.М. Глушков в работе [25]. Эти двоичные эле ментарные схемы памяти принципиально не в состоянии изменять структуру запоминания состояний в процессе своего функционирования. Такое поло жение и не позволяет опустить «автоматный» уровень гибкости компонентов компьютера и самым компьютеров до «элементного» уровня элементной ба зы интегральных схем (ИС).

Еще в 60-х годах ХХ века высказывалось мнение, что двоичная система памяти тормозит развитие вычислительной техники. Об этом писал д.т.н., профессор А.П. Стахов. С появлением в 1971 году первого микропроцессора 4004 фирмы «Intel», а впоследствии и микропроцессоров на СБИС на некото рое время были сняты ограничения элементной базы компьютеров. Однако вместо этого затормозилось развитие основ вычислительной техники, к кото рым относятся элементарные схемы памяти. Скажем, японская программа 1981г. по созданию высокоинтеллектуальных машин 5-го поколения и до сих пор не дала ожидаемых результатов, хотя исследования в этой области про должаются. Наверное, решение нужно искать не только на верхнем «авто матной» уровне (архитектурно или программно), но и в самих основах эле ментной базы БИС и решать эти задачи комплексно.

7.2. Разработка методов построения реконфигурированных регистров на многоуровневых схемах памяти Регистр - это узел, обеспечивающий прием, хранение и выдачу информа ции, а также выполнение ряда логических операций над информацией, кото рая хранится в регистре. По основному функциональному назначению разли чают регистры памяти и регистры сдвига. Кроме этих основных функций в регистрах можно выполнять операции преобразования прямого кода в обрат ный код и наоборот, а также поразрядные операции конъюнкции и сложения по mod 2. В литературе регистры памяти встречаются под названием стати ческих регистров на триггерах [17;


125].

Основное назначение: параллельный прием многоразрядных кодов (слов) и хранение их в течение продолжительного времени. В современных компь ютерах (например, Pentium) широко применяют 32-разрядные регистры, ре гистры общего назначения (РОН), регистры с плавающей запятой (РПК), сверхоперативное запоминающее устройство (СОЗУ), регистры результатов и данных, входные регистры, буферные регистры, информационные регист ры, регистры чисел, регистры байтовых и тетрадных переносов арифметико логических устройств (АЛУ) процессоров, регистры адреса основной опера тивной памяти (ООП) и т.д. [125].

Информационные сигналы х для МУСП могут быть тактированы сигна лом. При отсутствии сигнала на входных узлах МУСП, на входные узлы подается только один сохраняющий е() входной сигнал.

МУСП, которые тактированы одним сигналом, назовем одноступенча тыми. Входные узлы всех устанавливающих шин МУСП могут быть реали зованы как схемы конъюнкции сигнала и входного сигнала х. В МУСП ус танавливающие входные сигналы шин каждой группы логических элементов МФСП можно соединить в один узел, что снижает число x(t) входных сигна лов и число входных узлов.

Общие принципы построения регистров приема и передачи слов инфор мации без предварительной установки МУСП в известное исходное состоя ние имеют запись нужного слова на каждом уровне памяти МУСП. Входные сигналы входного слова МУСП существуют двух типов: входные сигналы x(zу) управляемой МФСП Аy и входные сигналы x(zМ) МФСП автомата стра тегии АМ. При этом входное слово МУСП может иметь прямое или инверсное значение каждого уровня і-го разряда регистра. На входные узлы МУСП можно подавать вместе с информационным сигналом x и тактовый сигнал.

Выходные сигналы МУСП также существуют двух типов: выходные сигналы уу управляемой МФСП Аy и выходные сигналы уМ МФСП автомата стратегии АМ, который управляет изменением структуры запоминания со стояний МФСП Аy.

Таким образом, МУСП может функционировать как автомат второго ро да, имея переход в такте t из одного состояния в другое, выдавая выходной сигнал у(Т), или как автомат третьего рода, имея переход в такте из одного состояния в другое и выдавая выходной сигнал у() [64].

При осуществлении переходов в МУСП (как элементарном автомате второго рода) можно использовать два режима: одновременный переход всех МФСП многоуровневой памяти под воздействием наборов устанавливающих xі(t) входных сигналов из одного состояния в другое или переход в МФСП Ау (при неизменном состоянии автомата стратегии АМ) только из одного состоя ния в другое в определенном блоке j состояний под воздействием наборов устанавливающих xу(t) входных сигналов.

При функционировании МУСП (как элементарного автомата третьего рода) во время внутреннего такта можно использовать укрупненные пере ходы в определенном блоке і состояний под влиянием только наборов уста навливающих xМ(t) входных сигналов автомата стратегии АМ.

Выходные сигналы МУСП (или других схем памяти) могут быть воспри няты другими схемами памяти только при появлении следующего тактового сигнала і+1. Для этого выходные сигналы МУСП должны иметь устойчивые значения после машинного такта Т, который отражает период между двумя тактовыми сигналами і и і+1, для надежного снятия информации. Выходные сигналы у(Т) автоматов второго рода как и выходные сигналы у() автоматов третьего рода можно использовать при появлении следующего синхроим пульса і+1. Прием информации из исходных узлов схем памяти можно осу ществлять обычными способами: асинхронно или синхронно. Снятие инфор мации с выходных узлов схем памяти можно осуществлять параллельно со всех узлов или последовательно, как это изображено в схеме на рис. 7.2.

При таком последовательном съеме информации из исходных узлов схе мы памяти количество связей сокращается до количества уровней памяти.

Тактовые сигналы і (і= 1, 2, …, K) имеют длительность сигнала, который достаточный для записи информации в другие устройства компонентов ком пьютерных систем. Последовательную организацию съема информации ис пользуют, когда нужно сократить связи между устройствами или их блоками.

При этом осуществляется снижение быстродействия при передаче информа ции из одного блока в другой.

Все входящие узлы синхронизированы сигналом і. Выходные сигналы параллельно снимаются со всех исходных узлов МУСП.

Построение функционально-надежных устройств осуществляется при произвольном кодировании состояний автомата за счет использования такто вых сигналов (рис. 7.4) и двухступенчатых регистров (например, регистров на триггерах) [17;

125].

z z 1 & & 1 1 z ху z 1 & Ау & z z & & z 3 z1 z & & 1 z2 z хМ & & АМ 2 z3 z & & Рис. 7.2. Последовательная организация передачи информации Приведем пример одноступенчатой синхронной МУСП (рис. 7.3).

z & yy Ay zk & zk+ & yM AM zn & Рис. 7.3. Одноступенчатая синхронная МУСП Двухступенчатые регистры позволяют в МУСП одной ступени под воз действием наборов устанавливающих xi(t) входных сигналов, в состав кото рых входят устойчивые аргументы наборов yj() выходных сигналов МУСП второй степени, осуществлять надежный переход.

t t1 t t2 T T/4 T/4 T/4 T/ T Рис. 7.4. Синхросигналы 1 и Наборы устанавливающих xк(t) входных сигналов, подаваемых по шинам zi (i= 1, …, n) одноступенчатых синхронных МУСП (рис. 7.3), имеют для ка ждого МФСП значение логического нуля для всех групп БАі, кроме одной.

Синхросигналы 1 и 2 изображены на рис. 7.4.

Значение наборов yj() выходных сигналов МУСП первой ступени равны значениям наборов устанавливающих xк(t) входных сигналов МУСП второй степени. На основе этого свойства одноступенчатые МУСП соединяются друг с другом и находят применение в качестве i-го разряда параллельного регистра (рис. 7.5).

Каждая ступень МУСП (рис. 7.5) может работать, осуществляя переход в тактах Тj и j (j = 1, 2). Переходы в МУСП первой ступени заканчиваются до появления тактового сигнала 2 второго степени, а переходы в автомате второй степени заканчиваются до появления тактового сигнала 1 первого степени, что важно для надежной работы двухступенчатого синхронного МУСП.

z & у & Ay Ay zk & уk & zk+ & уk+ & AM AM zn уn & & I ступень ІІ ступень Рис. 7.5. Двухступенчатая МУСП Синхронный МУСП характеризуется тем, что каждый его переход осу ществляется при подаче на вход тактового (синхронного) сигнала или при окончании тактового (синхронного) сигнала с минимальной задержкой на один логический элемент, позволяющий на выходных узлах МУСП к появ лению тактового синхроимпульса і+1 иметь устойчивые наборы yj() выход ных сигналов.

Одноступенчатые асинхронные и синхронные МУСП и двухступенчатые МУСП могут быть реализованы при построении различных регистров в ком понентах компьютерных систем.

Повторяя структуру і-го разряда двухступенчатого регистра на МУСП n раз, можно составить общую схему n-разрядного параллельного регистра (рис. 7.6).

Количество запоминающих состояний Мр этого регистра можно опреде лить по формуле:

n Mp = MN, (7.2) n - количество разрядов регистра;

где MN - количество запоминающих состояний МУСП.

Количество MN запоминающих состояний МУСП определяется по фор муле:

N M N m j, (7.3) j где N – количество уровней в МУСП;

mj – количество групп БА в МУСП j-го уровня.

Диапазон целых чисел, которые отождествляются с количеством состоя ний регистра, имеет такой формульный вид:

0 А M p. (7.4) В многоуровневом параллельном регистре можно использовать автомат стратегии АМ не в каждом МУСП і-м разряде, а один для всех МФСП Ау всего регистра (рис. 7.7).

Диапазон целых чисел, которые отождествляются с количеством состоя ний регистра с одним автоматом стратегии АМ, выглядит так:

0 А M м М n, (7.5) у Мм - количество запоминающих состояний автомата стратегии АМ;

где Му - количество запоминающих состояний МФСП Ау;

n - количество разрядов регистра.

Диапазоны чисел регистров разбиваются на числовые отрезки, опреде ляемые состояниями автомата стратегии АМ.

Параллельные регистры на МУСП могут функционировать в разных своих схемах памяти автомата стратегии, а также в матричных блоках со стояний МФСП j и µi [64]. Если представить блок j состояний в виде число вого отрезка целых чисел, каждое число из которых отождествляется с со стоянием всех МФСП в МУСП регистра, то укрупненные переходы в блоках µi состояний позволяют регистру перейти из одного числового отрезка в дру гой.

Укрупненные детерминированные переходы выполняются во внутрен нем такте машинного такта и характеризуют регистр на МУСП как автомат 3-го рода [64].

Выходные сигналы одноступенчатого параллельного регистра (структура і-го разряда параллельного регистра на МУСП, который изображен на рис. 7.4) определяется для каждого i-го разряда одновременно с выходными сигналами автомата стратегии АМ и с выходными сигналами МФСП Ау. Ха рактерная особенность набора уі выходных сигналов одноступенчатого реги стра на МУСП при детерминированной работе – их равенство набору уста 0 разряд регистра на двухступенчатых МУСП (n-1) разряд регистра на двухступенчатых МУСП Рис. 7.6. Параллельный регистр на МУСП на n разрядов навливающих хі входных сигналов. Эта особенность позволяет реализовать сравнительно простую организацию двухступенчатых регистров.

Двухступенчатые параллельные регистры можно реализовать на двух ступенчатых МУСП, как это изображено на рис. 7.5. Количество і-х разрядов двухступенчатого регистра на МУСП определяет разрядность самого регист ра. Входная информация подается на входные узлы первой ступени регистра и при появлении синхросигнала 1 записывается в первую ступень регистра.

Рис. 7.7. Один автомат стратегии регистра на МФСП После осуществления переходных процессов в первой ступени регистра и отключения синхросигнала 1, информацию с первой степени можно запи сать во вторую ступень регистра. Запись информации во вторую ступень ре гистра можно осуществлять при появлении синхросигнала 2 (рис. 7.7). Такая двухступенчатая организация параллельного регистра совместно с тактовыми сигналами позволяет осуществлять свободное кодирование при реализации конечных автоматов цифровых устройств компьютерных систем.

Качественно новые свойства МУСП позволяют двухступенчатым син хронным устройствам памяти перестраивать алгоритм своего функциониро вания без потери быстродействия, одновременно запоминая общую инфор мацию в автомате стратегии АМ и частную информацию в МФСП Ау.

7.3. Анализ параметров реконфигурированных параллельных регистров на многоуровневых схемах памяти Предельная рабочая частота переключения Fp асинхронных одноступен чатых параллельных регистров на МУСП соответствует предельной рабочей частоте переключения базовых схем памяти (триггеров, МСП, МФСП и МУСП). Отличие от асинхронных схем памяти, синхронные регистры на входах каждой i-ой группы МФСП в МУСП имеют дополнительные схемы И (ИЛИ), первые входные узлы которых объединены с входом синхроимпульса, а другие входные узлы используются для приема информационных набо ров x(t) входных сигналов. Информация, которая подается на информацион ные входы, может быть принята базовой МУСП только в момент появления синхроимпульса.

При использованы МФСП класса L для построения синхронного МУСП, используем устройство памяти по параметрам соответствующим быстродей ствия синхронных триггеров. В связи с тем, что МФСП класса L по быстро действию работы соответствует быстродействию триггеров, то предельная рабочая частота регистра, который построен на МУСП, равна отношению:

Fp 1/(4э), (7.6) где э - задержка распространения сигнала на один логический элемент.

а1 а2 а & & z а а & & & z а а & & & а z & & & z а а & & & z а а & & а z а4 а5 а & z & z B Рис. 7.8. Разряд регистра на МУСП класса LN Регистр, который построен на МСП, может запоминать аналогичное ко личество М состояний, как и регистр, который построен на МУСП класса LB.

N Однако, регистр на МСП по аппаратным затратам менее экономичен и имеет меньшие функциональные возможности. Сделаем сравнение данных параллельных регистров, запоминающих одинаковое количество М состоя ний.

Количество элементов И-НЕ, используемые в і-ом разряде параллельного регистра на МУСП, равно 18, и имеет 8 входных узлов zі, на которые пода ются наборы устанавливающих х(t) входных сигналов, и один синхроим пульса, количество элементов в синхронном МУСП на одно состояние рав няется 1 (L = 1) (рис. 7.8).

Количество элементов И-НЕ, используемые в і-ом разряде параллельного регистра, запоминающего 2 состояния на триггерах, равна 4 [17]. Количество элементов в синхронном триггере на одно состояние равно 2 (L = 2). Это в два раза больше чем в синхронной МУСП (рис. 7.8). Количество внутренних связей в синхронном триггере на одно состояние равняется 2 (Sвнутр.с. = 2), что более чем в синхронной МУСП, в котором количество внутренних связей равно 34/18 1,9 (Sвнутр.с.1,9). Количество внешних связей в синхронном триггере на одно состояние равно 2,5 (Sвнешн.с. = 2,5), что более чем в син хронной МУСП, в котором количество внешних связей равно 19/18 1, (Sвнешн.с.1,06).

Таким образом, синхронный регистр на триггерах использует. больше аппаратурных затрат, чем регистр на МУСП на одно запоминаемое состоя ние.

Регистр на МУСП может еще изменять функционирование МФСП, вхо дящую в ее состав, реализуя различные отражения {X} в {Y} в соответст вующих блоках j запоминающих состояний и осуществлять укрупненные переходы в блоках j запоминающих состояний МФСП, что принципиально недоступно регистрам на триггерах. Сравним анализ регистров, который на глядно демонстрирует преимущества параллельных синхронных регистров на МУСП по аппаратурным затратам, количеству внутренних и внешних свя зей на одно состояние и преимущество по функциональным возможностям, в табл. 7.1.

Таблица 7. Сравнение регистров Регистр на тригге- Регистр на Параметры рах МУСП Количество элементов на одно со- L=2 L= стояние Количество внутренних связей на Sвнутр.с = 2 Sвнутр.с 1, одно состояние Количество внешних связей на одно Sвнешн.с = 2,5 Sвнешн.с 1, состояние Функции реализации разных ото- Нет Как в МФСП бражений Функции реализации укрупненных Нет Как в МФСП переходов одинаковая одинаковая Граничная рабочая частота 7.4. Разработка методов построения реконфигурированных регистров сдвига на многоуровневых схемах памяти Регистры сдвига - это типовые узлы компьютера. Выделяют регистры со сдвигом вправо, влево или реверсивные разряды регистра сдвига - это двух ступенчатая схема памяти [17$ 125]. Схема регистра сдвига на двухступенча тых МУСП со сдвигом вправо изображена на рис. 7.9.

Такие регистры сдвига на МУСП имеют повышенную мощность запоми нающих состояний в каждом i-ом разряде, чем с двоичными (регистрами сдвига на триггерах), что позволяет осуществлять сдвиг сразу по модулю МN (МN - количество запоминающих состояний в одном разряде регистра).

Рис. 7.9. Реконфигурированные регистры сдвига на МУСП Регистры сдвига можно реализовать также на МФСП с единым автома том стратегии АМ. Схема регистра сдвига на МФСП с единым автоматом стратегии АМ изображена на рис. 7.10.

Работа регистра сдвига на МФСП осуществляется в определенных бло ках j его состояний, которые сохраняются при соответствующих состояний автомата стратегии АМ. При изменении только состояний автомата стратегии АМ в регистре сдвига осуществляется укрупненный переход в блоке i со стояний регистра.

По такому же принципу можно реализовать регистры сдвига влево и ре версивные регистры.

Применяя параллельные регистры и регистры сдвига, видим, что они в состоянии запоминать одновременно общую и частную информацию, делать переходы по двум переменным входным сигналам х и е, перестраивать алго ритм своей работы, что принципиально невозможно сделать на триггерных регистрах.

(n-1)-й разряд 0-й разряд 1 ступень 2 ступень Y Z & & Zk Ау Ау n & n & Yk Zk+ & АМ Zq Ау n & Zq+ & Z Ау n & Рис. 7.10. Реконфигурированные регистры сдвига на МФСП с одним автоматом стратегии 7.5. Методы построения реконфигурированных счетчиков на многоуровневых схемах памяти 7.5.1. Основные понятия Основная задача структурной теории автоматов – изучение композиции автоматов, т.е. методов построения сложных автоматов из простых автома тов. Теория структурного синтеза автоматов позволяет на основе общих приемов строить структурные схемы автоматов на основе композиции задан ного конечного числа типовых автоматов. Цель структурного синтеза – по строение функциональной схемы, которая реализует автомат из логических элементов определенного типа [24].

При структурном синтезе автоматы не разделяют на асинхронные и син хронные, поскольку на практике все автоматы – асинхронные и устойчивость их состояний обеспечивается введением синхронизации. Для упрощения в дальнейшем будем вводить синхронизирующие сигналы во время такта t ав томатного дискретного или непрерывного времени. При этом автоматы син хронизируются некоторым независимым синхронизирующим источником (генератором синхронизирующих сигналов).

Известный канонический метод структурного синтеза, согласно которо му используют элементарные автоматы двух видов: монофункциональные схемы памяти второго рода (триггеры) и автоматы без памяти (комбинаци онные схемы). Теоретическим обоснованием канонического метода синтеза автоматов 1-го и 2-го рода, функционирующих в автоматном дискретном времени, является теорема о структурной полноте [24].

Дадим свое определение теоремы о структурной полноте, которую пред ложил еще в 1962 году В. М. Глушков [24].

Каждая система элементарных автоматов, содержащая одноступен чатый монофункциональный автомат (автомат Мура с нетривиальной памятью), который имеет полные системы переходов, выходов и только одну систему функций сохранения состояний, и любую функционально полную систему логических элементов является структурно полной систе мой.

В данной теореме установлено для большего уточнения, что элементар ный автомат является одноступенчатым и монофункциональным, как это со ответствует автомату Мура с нетривиальной памятью, а также что этот эле ментарный автомат имеет только одну систему функций сохранения состоя ний. Это уточнение необходимо при сравнении с элементарными МФСП, ко торые имеют несколько функций сохранения состояний (не меньше двух), а также с элементарными МУСП, которые многоступенчатые.

Существует единственный прием (канонический метод), что позволяет свести проблему структурного синтеза произвольных автоматов 1-го и 2-го рода к проблеме синтеза комбинационных схем [24].

Ограничение этой теоремы не позволяют строить автоматы Мараховско го, имеющие укрупненные переходы при внутреннем такте и функциони рующие в автоматном непрерывном времени Т. Для снятия этого ограниче ния была предложена расширенная теорема о структурной полноте элемен тарных автоматов, предложенная Л. Ф. Мараховский [64].

Рассмотрим расширенную теорему о структурной полноте.

Каждая система элементарных автоматов, содержащая элементар ный многофункциональный автомат (МФСП), который имеет полные сис темы переходов, выходов и систему функций сохранения состояний (где ко личество функций не меньше двух), и любую функционально полную систему логических элементов является структурно полной системой.

Существует единственный прием (канонический метод), что позволяет свести проблему структурного синтеза произвольных реконфигурированных автоматов 1-го, 2-го и произвольных автоматов 3-го рода к проблеме синтеза комбинационных схем [64].



Pages:     | 1 |   ...   | 3 | 4 || 6 | 7 |
 





 
© 2013 www.libed.ru - «Бесплатная библиотека научно-практических конференций»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.