авторефераты диссертаций БЕСПЛАТНАЯ БИБЛИОТЕКА РОССИИ

КОНФЕРЕНЦИИ, КНИГИ, ПОСОБИЯ, НАУЧНЫЕ ИЗДАНИЯ

<< ГЛАВНАЯ
АГРОИНЖЕНЕРИЯ
АСТРОНОМИЯ
БЕЗОПАСНОСТЬ
БИОЛОГИЯ
ЗЕМЛЯ
ИНФОРМАТИКА
ИСКУССТВОВЕДЕНИЕ
ИСТОРИЯ
КУЛЬТУРОЛОГИЯ
МАШИНОСТРОЕНИЕ
МЕДИЦИНА
МЕТАЛЛУРГИЯ
МЕХАНИКА
ПЕДАГОГИКА
ПОЛИТИКА
ПРИБОРОСТРОЕНИЕ
ПРОДОВОЛЬСТВИЕ
ПСИХОЛОГИЯ
РАДИОТЕХНИКА
СЕЛЬСКОЕ ХОЗЯЙСТВО
СОЦИОЛОГИЯ
СТРОИТЕЛЬСТВО
ТЕХНИЧЕСКИЕ НАУКИ
ТРАНСПОРТ
ФАРМАЦЕВТИКА
ФИЗИКА
ФИЗИОЛОГИЯ
ФИЛОЛОГИЯ
ФИЛОСОФИЯ
ХИМИЯ
ЭКОНОМИКА
ЭЛЕКТРОТЕХНИКА
ЭНЕРГЕТИКА
ЮРИСПРУДЕНЦИЯ
ЯЗЫКОЗНАНИЕ
РАЗНОЕ
КОНТАКТЫ


Pages:     | 1 |   ...   | 2 | 3 || 5 |

«Государственный экономико-технологический университет транспорта Кафедра «Автоматизация и компьютерно-интегрованные технологий ...»

-- [ Страница 4 ] --

Взаимосвязь между выходными узлами автомата стратегии АМ и входными узлами управляемой МФСП Ау осуществляется входной шиной управляемой МФСП Ау в соответствии с набором сохраняю щих еj() входных сигналов, которые определяются в процессе мате матического анализа функционирования МФСП Ау. Устанавливающие входные узлы МФСП Ау и МФСП АМ могут быть объединены в об щую устанавливающую входную шину двухуровневой схемы памяти.

Таким образом, двухуровневая схема памяти, состоящая из управляющей МСП (автомата стратегии) АМ на девять состояний и управляемой МФСП Ау, имеющей девять сохраняющих входных сиг налов, представлена на рис. 6.2.

6.7. Метод логического проектирования многоуровневой M L с одним автоматом стратегии схемы памяти класса Рассмотрим метод логического проектирования двухуровневой схемы памяти А, состоящий из управляемой МФСП Ау, у которой две группы элементов по два БА в каждой из них и которая может вос принимать девять наборов сохраняющих еj() входных сигналов, и автомата стратегии АМ (рис. 6.2), который может генерировать девять bj(T) наборов сохраняющих еj() входных сигналов для управляемой МФСП Ау. Основа метода логического проектирования - организация иерархических связей между управляемой МФСП Ау и автоматом стратегии АМ.

Взаимосвязь выходных узлов bj(T) автомата стратегии АМ с вход ными узлами БАj (элементов ИЛИ-НЕ) МФСП Ау осуществляется со гласно определенным в процессе математического моделирования на борам сохраняющих еj() входных сигналов [64]. Единичные значе ния наборов сохраняющих еj() входных сигналов МФСП Ау отожде ствляются с соответствующими выходными узлами bj(T) автомата стратегии АМ, отражающих его состояния.

Функциональная схема двухуровневого устройства памяти А изо бражена на рис. 6.2.

Количество связей между управляемой МФСП Ау и автоматом стратегии АМ определяется по формуле:

m rc (2 Ri 1) 1 re 1, (6.9) i где і – і-я группа БА;

m - количество групп БАj в управляемой МФСП Ау;

Ri - количество БАj в i-й группе управляемой МФСП;

re - количество наборов сохраняющих еj() входных сигналов в МФСП Ау.

Работу двухуровневого устройства памяти (рис. 6.2) можно опи сать так. схема памяти может принять одновременно наборы устанав ливающих х(t) входных сигналов, состоящих из двух потоков входных сигналов: ху(t) управляемой МФСП Ау и хМ(t) автомата стратегии АМ.

Сигнал хМ(t) устанавливает автомат стратегии АМ в состояние аі, а сигнал ху(t) - управляемую МФСП Ау в состояние аj. Установка в но вое состояние каждой схемы памяти осуществляется одновременно (хотя возможно и последовательно) за время перехода 2э (где э – за держка сигнала на одном БА). Выходные сигналы появляются на вы ходных узлах схем памяти через время э после появления на входных узлах устойчивых устанавливающих сигналов ху(t) и хМ(t). Таким об разом, если даже устанавливающий хМ(t) входной сигнал по продол жительности минимальный и равен 2э, то его продолжительности достаточно для появления на выходных узлах автомата стратегии АМ (через время э) набора сохраняющего еj() входного сигнала для МФСП Ау еще во время действия минимального входного сигнала ху(t) (продолжительность которого равна 2э). При одновременном дейст вии устанавливающих ху(t) входных сигналов и сохраняющих еj() входных сигналов в МФСП Ау поглощается сохраняющий еj() вход ной сигнал. Минимизация количества узлов набора устанавливающих ху(t) входных сигналов можно объяснить тем, что фактически только БАj одной группы МФСП Ау при запоминании устойчивых состояний должны иметь активные значения выходных сигналов, которые равны единице, а все выходные сигналы БАj других групп МФСП Ау должны иметь неактивные значения, которые равны логическому нулю. В этом случае количество устанавливающих входных узлов можно со кратить до количества m групп МФСП Ау.

Таким образом, количество zi (i = 1, 2, 3, 4) входных сигналов в МФСП Ау (рис. 6.2) в табл. 6.2 можно сократить до двух, а количество устанавливающих ху(t) входных сигналов - до трех: ху1(z1= z2=1;

z3= z = 0), ху2(z1= z2 = 0;

z3 = z4 = 1), ху3(z1 = z2 = z3 = z4 = 1). Рассмотрим на боры устанавливающих хі(t) входных сигналов двухуровневой схемы памяти в табл. 6.3.

Таблица 6. Наборы устанавливающих хі(t) входных сигналов zi x1 x2 x3 x4 x5 x6 x7 x8 x9 x10 x11 x12 x13 x14 x15 x16 x17 x z1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 z2 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 z3 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 z4 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 z5 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 z6 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 z7 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 z8 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 z9 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 z10 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 z11 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 z12 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 z13 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 Устанавливающий входной сигнал ху3 является запрещенным в детерминированном режиме работы схемы памяти Ау, поскольку он не запоминается ни при одном наборе сохраняющего еj() входного сиг нала.

Сократить количество входных сигналов можно за счет объеди нения входных узлов z1 и z2 и также z3 и z4. При этом уменьшается ко личество входных узлов двухуровневой схемы памяти до 11.

Входные сигналы хі(t) однозначно устанавливают состояния двухуровневой схемы памяти. Состояния в двухуровневой схемы па мяти состоят из состояний МФСП Ау и МФСП АМ.

Максимальное количество M max запоминающих состояний уст ройств памяти зависит от количества mу используемых групп и коли чества re наборов сохраняющих еj() входных сигналов МФСП Ау, равное числу состояний автомата стратегии АМ, и вычисляется по формуле ( M max m y re ).

Набор сохраняющих е() входных сигналов двухуровневой схе мы памяти, при котором сохраняются все его состояния, имеет одина ковое значение, равное логическому нулю на всех его входных узлах (zi = 0).

Входные сигналы хі(t) и однозначно установлены объединенные состояния Аі двухуровневой схемы памяти приведены в табл.6.4.

Детерминированный режим функционирования двухуровневого устройства памяти по быстродействию такой, как у RS-триггера. Ко личество L БАі (логических элементов - БА) на одно запоминающее состояние по сравнению с RS-триггером (L = 1) уменьшается и для двухуровневой схемы памяти составляет L 0,7, что означает умень шение аппаратурных затрат логических элементов на одно запоми наемое состояние.

В общем случае двухуровневую схему памяти (рис. 6.2) можно рассматривать как МСП на 18 состояний. Это связано с тем, что па мять запоминает все свои состояния при одном наборе сохраняющего е() входного сигнала. Кроме того, автомат стратегии АМ запоминает общую информацию, а управляемая МФСП Ау - частную, структуру запоминания состояний которой можно изменять.

Таблица 6. Установленные объединенные состояния двухуровневой схемы памя ти xі Выходные сигналы БАі Состояния Аі b1 b2 b3 b4 b5 b6 b7 b8 b9 у1 у2 у3 у x1 А 1 0 0 0 0 0 0 0 0 0 0 0 x2 А 0 1 0 0 0 0 0 0 0 0 0 1 x3 А 0 0 1 0 0 0 0 0 0 0 0 1 x4 А 0 0 0 1 0 0 0 0 0 0 0 0 x5 А 0 0 0 0 1 0 0 0 0 0 0 1 x6 0 0 0 0 0 1 0 0 0 0 0 1 1 А x7 А 0 0 0 0 0 0 1 0 0 0 0 0 x8 А 0 0 0 0 0 0 0 1 0 0 0 1 x9 А 0 0 0 0 0 0 0 0 10 0 0 1 x10 1 А 0 0 0 0 0 0 0 0 0 1 0 x11 0 А 1 0 0 0 0 0 0 0 0 1 0 x12 0 А 0 1 0 0 0 0 0 0 0 1 0 x13 0 А 0 0 1 0 0 0 0 0 1 0 0 x14 0 А 0 0 0 1 0 0 0 0 1 0 0 x15 0 А 0 0 0 0 1 0 0 0 1 0 0 x16 0 А 0 0 0 0 0 1 0 0 1 1 0 x17 0 А 0 0 0 0 0 0 1 0 1 1 0 x18 0 А 0 0 0 0 0 0 0 1 1 1 0 Двухуровневая схема памяти может осуществлять однозначные и укрупненные переходы в МФСП Ау по двум переменным х и е, чего не могут осуществлять триггеры. Кроме того, МСП на 18 состояний име ет 18 входных и 18 выходных узлов, а также использует 18 логиче ских элементов. В случае двухуровневой схемы памяти используются 13 выходных и 11 входных узлов, а также используется 13 логических элементов, что значительно меньше, чем в МСП. Количество внут ренних связей между БАі (логических элементов) в МСП на 18 со стояний составляет 17 18 = 306, а в двухуровневой схемы памяти 20 +8 9 = 92.

M Таким образом, двухуровневая схема памяти класса L имеет значительные преимущества, как по аппаратным, так и по функцио нальным характеристикам, по сравнению с МСП.

Автомат стратегии АМ в свою очередь может быть многоуровне вым, что позволяет снизить ограничения на базовые автоматы по ко личеству входных узлов (элементов И-НЕ и/или ИЛИ-НЕ) [64].

6.8. Метод логического проектирования многоуровневой схе B мы памяти класса LN с автоматом стратегии для каждой группы многоуровневых схем памяти Принцип структурной организации элементарных многоуровне B вых схем памяти класса LN с автоматом стратегии для каждой груп пы МФСП заключается в их делении на управляющие и управляемые многофункциональные схемы памяти (МФСП) [64], которые соедине ны между собой следующим образом:

БА каждой i-й группе управляемой МФСП Аі, количество qi которых больше единицы (qi 1), через входную шину, на ко торую подаются наборы сберегающих еj() входных сигналов, соединены соответственно с выходными шинами одной от дельной МФСП Аk или МСП (k=1, 2,..., і-1);

управляющие входные и выходные шины МФСП Аі (i = 1, 2,..., N) соответственно соединены с общими входными и выход ными шинами многоуровневых схем памяти.

B Многоуровневая схема памяти класса LN обладает следующими характерными свойствами:

в состоянии менять структуру запоминания состояний схем памяти;

устанавливать устойчивые состояния меньшим количеством входных сигналов, чем многостабильные триггеры, которые поступают на управляющую часть входных узлов схемы памя ти;

использовать меньшее количество выходных сигналов;

использовать меньшее количество внутренних связей между элементами схемы;

использовать не менее двух уровней многофункциональных схем памяти (МФСП), каждая из которых состоит из nj (nj 3) логических K-входовых элементов И-НЕ (ИЛИ-НЕ) с нагру зочной способностью Р1, разбитых на mK групп, где 2 mK nj M (mK J ;

M - количество запоминающих состояний схемы m i i k qj,k памяти), по элементов И-НЕ (ИЛИ-НЕ), где M 1[ ;

1 q j,k ] log 2 j m i i k выходы элементов И-НЕ (ИЛИ-НЕ), k-той группы (qk 1) МФСПj через дополнительно введенные T-входовые элементы И (ИЛИ) с нагрузочной способностью Р2 или непосредственно выходы элементов И-НЕ (ИЛИ -НЕТ) k-той группы (qk = 1) со единены непосредственно с одним из входов элементов И-НЕ (ИЛИ-НЕ) других групп данного МФСПj;

МФСПj расположены по j уровням, причем верхний уровень МФСПj содержит nj элементов МФСПj, разбитых не менее чем nj 1 nj на две группы mj (j =2) по qj,k элементов ( );

q j,k mj mj один вход каждого элемента И-НЕ (ИЛИ-НЕ) k-той группы (qj,k 1) МФСПj j-го уровня соединен с одним информационным входом j-той группы схемы памяти ШZj, а выходы элементов И-НЕ (ИЛИ-НЕ) МФСПj соединены соответственно с инфор j-той группы схемы памяти ШАj;

мационными выходами входы элементов И-НЕ (ИЛИ-НЕ) каждой k-той группы (qj,k 1) МФСПj j-го уровня соединены соответственно с выходами элементов И-НЕ (ИЛИ-НЕ) k-той группы (qs,k = 1) низших МФСПs, кроме последнего выхода, создавая связи между уровнями схемы памяти.

Общее количество М запоминающих состояний многоуровневой J схемы памяти вычисляется по формуле: M mi.

i Общее количество Sвнеш.с внешних связей определяется соотноше нием:

Sвнеш.с. 2n. (6.10) Общее количество Sвнут.с внутренних связей между элементами определяется соотношением:

Sвнут.с. n (n-1). (6.11) На рис. 6.3 приведена функциональная многоуровневая схема па B мяти класса LN.

Схема состоит из трех МФСПj (МФСП1, МФСП2, МФСП3), кото рые расположены на двух уровнях (j = 2). На верхнем уровне находит ся управляемая МФСП3, которая имеет четыре элемента И-НЕ (n = 4), и разбита на две группы (m = 2) по два элемента (q = 2) в каждой группе. Управляющие схемы МФСП1 и МФСП2, которые находятся на первом (нижнем) уровне, предназначенные для управления структу рой запоминания состояний в группах (q = 2) верхней схемы МФСП и имеют по три элемента И-НЕ (n = =3), которые разбиты на три груп пы (m = 3) по одному элементу (q = 1) в каждой. МФСП1 - МФСП3 по строены на логических элементах И-НЕ.

Отличительной структурной особенностью схемы памяти являет ся многоуровневая память, где каждый структурный j-й уровень со стоит из устойчивой МФСПj, причем в МФСПj соединены только вхо ды тех элементов, которые принадлежат k-й группе (qj,k 1), с выхо дами схемы памяти нижних уровней МФСПs (s = j -1), которые пред назначены для управления структурой запоминания состояний в группах (qj,k 1) верхней МФСПj.

Вых.ША а1 а2 а МФСП & z 1 МФСП а а & & z Вх.ШZ1 2 а а & & z3 а Вых.ША z4 & & 4 а а z5 & & Вх.ШZ2 5 а а & z6 а z Вх.ШZ z МФСП а4 а5 а Вых.ША B Рис. 6.3. Многоуровневая3. Рис. схема памяти класса L N.

Отличительной функциональной особенностью устройства явля ется работа управляемых схем МФСПj верхних уровней в нескольких различных подмножествах своих состояний, определяющих совокуп ность состояний схем МФСПs (s = j -1) нижних уровней. Это позволя ет изменять отображение входящей и исходящей информации в управляемых схемах МФСПj, направлять выходную информацию в определенное направление и устанавливать состояния схемы памяти меньшим количеством входных сигналов, поступающих только на часть входных узлов устройства.

В данном случае, функциональная схема многоступенчатого уст ройства памяти запоминает 18 состояний и имеет 8 входных и 10 вы ходных узлов, которые в сумме составляют 18 внешних узлов, меньше чем в МСП на 18 узлов (в два раза), а также 24 внутренних связей ме жду всеми элементами И-НЕ, что менее 12,75 раза, чем имеется в МСП 18 17 = 306.

Функциональный режим рассматривает работу схемы памяти в двух режимах: многофункциональном (табл. 6.5) и укрупненном (табл. 6.6). Устанавливающие наборы xi входных сигналов при функ циональном режиме работы многоступенчатого устройства представ лены в табл. 6.5.

Многофункциональный режим рассматривает работу управляе мого МФСПj (j = 3) верхнего уровня в различных подмножествах со стояний, которые запоминаются при соответствующих состояниях МФСПs. нижних уровней.

Таблица 6. Устанавливающие наборы входных сигналов Наборы Значение входных Значение выходных Состояния узлов zi узлов ai схемы Ai входных сигналов xi a1 a2 a3 a4 a5 a6 a7 a8 a9 a z1 z2 z3 z4 z5 z6 z7 z8 Ai xi A x0 00000000 1 1 1 1 11 11 A x1 10010010 0 1 1 0 11 10 A x2 10010001 0 1 1 0 11 11 A x3 10001010 0 1 1 1 01 10 A x4 10001001 0 1 1 1 01 11 A x5 10000110 0 1 1 1 10 10 A x6 10000101 0 1 1 1 10 11 A x7 0 1 0 1 0 0 1 0 1 0 1 0 1 1 0 1 1 A x8 0 1 0 1 0 0 0 1 1 0 1 0 1 1 1 1 1 A x9 0 1 0 0 1 0 1 0 1 0 1 1 0 1 0 1 1 x10 A 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 1 0 x11 A 0 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 x12 A 0 1 0 0 0 1 0 1 1 0 1 1 1 0 1 1 0 x13 A 0 0 1 1 0 0 1 0 1 1 0 0 1 1 0 0 1 x14 A 0 0 1 1 0 0 0 1 1 1 0 0 1 1 1 1 1 x15 A 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 0 1 x16 A 0 0 1 0 1 0 0 1 1 1 0 1 0 1 1 1 0 x17 A 0 0 1 0 0 1 1 0 1 1 0 1 1 0 0 0 1 x18 A 0 0 1 0 0 1 0 1 1 1 0 1 1 0 1 1 0 В этом режиме управляемая МФСПj функционирует в разных подмножество своих состояний в соответствии с состояниями МФСПs, которые способны изменять отображение информации вхо дящей в выходящую (табл. 6.6). Переходы в управляемой МФСПj из одного состояния в другое одного подмножества осуществляются под воздействием устанавливающих наборов xi входных сигналов.

Укрупненный режим рассматривает изменение состояний всех МФСПj схемы при поступлении устанавливающих наборов xi вход ных сигналов только на входных узлах управляемых МФСПs нижних уровней. В этом режиме переходы в МФСПs нижних уровней из одно го состояния в другое состояние осуществляется под воздействием ус танавливающих наборов xi входных сигналов, а укрупненные перехо ды в МФСПj верхних уровней из одного состояния в другое осущест вляются под воздействием внутренних наборов сберегающих еj вход ных сигналов, которые поступают с выходов МФСПs нижних уровней на определенные элементы і-х групп, имеющих более одного БА в МФСПj верхних уровней.

Таблица 6. Укрупненные переходы в многоуровневой схеме памяти Значения Объединенные состояния схемы памяти Ai входных узлов zi z1 z2 z3 z4 z5 z6 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16 A17 A A1 A2 A1 A2 A1 A2 A1 A2 A1 A2 A1 A2 A1 A2 A1 A2 A1 A A3 A4 A3 A4 A3 A4 A3 A4 A3 A4 A3 A4 A3 A4 A3 A4 A3 A A5 A6 A5 A6 A5 A6 A5 A6 A5 A6 A5 A6 A5 A6 A5 A6 A5 A A7 A8 A7 A8 A7 A8 A7 A8 A7 A8 A7 A8 A7 A8 A7 A8 A7 A A9 A10 A9 A10 A9 A10 A9 A10 A9 A10 A9 A10 A9 A10 A9 A10 A9 A A11 A12 A11 A12 A11 A12 A11 A12 A11 A12 A11 A12 A11 A12 A11 A12 A11 A A13 A14 A13 A14 A13 A14 A13 A14 A13 A14 A13 A14 A13 A14 A13 A14 A13 A A15 A16 A15 A16 A15 A16 A15 A16 A15 A16 A15 A16 A15 A16 A15 A16 A15 A A17 A18 A17 A18 A17 A18 A17 A18 A17 A18 A17 A18 A17 A18 A17 A18 A17 A Таким образом, предложенная схема представляет собой единую многоуровневую схему памяти, которая имеет способность изменять отображение информации в МФСПj верхних уровней без влияния ус танавливающих входных сигналов за счет внутренних связей между ступенями. Она имеет меньше внутренних связей между элементами и может изменять состояние всего устройства меньшим количеством входных сигналов, что в триггерах осуществлять принципиально не возможно.

6.9. Классификация базовых элементарных схем памяти В связи с разработкой большого количества асинхронных базо вых схем памяти приведем их классификацию (рис. 6.4). Наиболее общим случаем асинхронных базовых схем памяти является базовая схема памяти МУСП, которая создается из МФСП и однофазных МСП. МФСП является в свою очередь более общим случаем по отно шению к однофазным МСП, частным (минимальным) случаем кото рых является схема асинхронного триггера RS-типа. Обобщение базо вых схем памяти представлено на рис. 6.4.

В связи с тем, что МУСП запоминает все свои состояния при од ном наборе сохраняющего е() входного сигнала, как МСП, то целе сообразно их сравнивать и характеризовать одним рядом параметров:

количество логических элементов, которые необходимы для построения схем памяти, которая запоминает М состояний;

рабочая частота переключения (Fp);

максимальная нагрузочная способность по выходам (nQ);

количество внутренних связей (Sвнуцтр.с.) количество внешних связей (Sвнеш.с.) количество элементов на одно состояние (L);

функциональные возможности, которые позволяют пер Асинхронные базовые схемы па мяти МФСП МУСП RS-триггеры МСП Класса L Однофазные Класса LN Класса LM Класса LB Многофазные N Рис. 6.4. Классификация базовых схем памяти сраивать структуру запоминания состояний схемы памяти.

Заключение Многоуровневые схемы памяти, которые рассмотрены, представ ляют собой полузакрытые структуры. Они, как и многофункциональ ные схемы памяти, обладают большим преимуществом по сравнению с триггерами по аппаратурным затратам на одно запоминаемое со стояние, по функциональным возможностям обработки общей и част ной информации за один машинный такт Т, а также повышенной на дежностью и живучестью.

На взгляд авторов, МУСП можно использовать при построении реконфигурируемых и более надежных компьютерных устройств и систем, чем компьютерных устройств с памятью на триггерах.

ЧАСТЬ СИСТЕМНЫЙ ПОДХОД К ПОСТРОЕНИЮ РЕКОНФИГУРИРУЕМЫХ КОМПЬЮТЕРНЫХ УСТРОЙСТВ Введение Создание высокопроизводительных вычислительных систем вхо дит в первую десятку жизненно необходимых программ ведущих стран мира.

Наилучшим решением этой задачи является форсирование разви тия оригинальных разработок в области высокопроизводительных вы числительных систем. Весьма перспективной является концепция по строения реконфигурированных многопроцессорных вычислителей.

Суть этой концепции состоит в том, что архитектура вычисли тельной системы должна иметь возможность адаптироваться под структуру решаемой задачи. Разработка принципов и методов проек тирования реконфигурированных систем различных фирм с элемен тарной памятью на триггерах исторически обосновано тем, что при развитии технологии проектирования больших интегральных схем элементная база на протяжении их создания не изменялась, а системы на их основе надо было адаптировать при решении задач.

Для цифровых автоматов элементная база была определена еще при создании первых вычислительных машин в 40 годах ХХ столетия.

Теоретически состав элементной базы был обоснован академиком В.М. Глушковым в 1962 году в теореме о структурной полноте эле ментарных автоматов [24], которая гласила, что для построения любо го произвольного автомата достаточно элементарного автомата Мура с нетривиальной памятью (т.е. RS-триггера) и функционально полной системы логических элементов.

Создание больших интегральных схем (БИС) разделило разра ботчиков по их новым профессиям, которые требовали больших зна ний. Это разработчики БИС, состав которых в настоящее время пре вышает миллион компонентов, это разработчики компьютерных сис тем на основе БИС, а также программисты и системные программи сты, использующие команды уже созданных процессоров в составе БИС. Эта историческая тенденция разделения труда разработчиков на «узких» специалистов затруднило комплексный подход к созданию эффективных вычислительных систем и затормозило развитие эле ментной базы БИС до настоящего времени. Этому еще способствова ло то, что американские фирмы стали монополистами в создании но вых перспективных разработок современных компьютеров на БИС.

Во главу угла ими ставился вопрос о получении сверхприбыли. Пока работал закон Мура, который гласил, что каждый год будет происхо дить увеличение компонентов в БИС в два раза, то особых проблем у них не возникало. Но к 2012 году этот закон перестал действовать, как было показано в работе [71].

Для адаптации систем к решению задач (вместо концепции соз дания новой элементной базы для БИС) использовался многофунк циональный массив БИС. Этот массив перестраивался и адаптировал ся с помощью устройства управления другой БИС. Такая двухуровне вая система позволяла на «автоматном» уровне осуществлять после довательную обработку общей информации, которая управляла пере стройкой алгоритмов, и обработку отдельного алгоритма многофунк ционального устройства или компьютерной системы.

Фактически это значит, что пользователю должна быть предос тавлена возможность программировать проблемно-ориентированные многопроцессорные вычислительные системы, структура которых адекватна поставленной им задачи. При этом, в отличие от сущест вующей архитектуры Джона фон Неймана, достигается высокая ре альная производительность вычислительных систем на широком классе задач, а также почти линейный рост производительности при увеличении числа процессоров.

Разработка методов построения элементарных многофункцио нальных схем памяти [63] и на их основе методов построения элемен тарных многоуровневых схем памяти [61-62] позволило рассмотреть возможность построения реконфигурированных устройств компью терных систем [64] с использованием «элементного» уровня схем па мяти. Использование МФСП и МУСП при построении реконфигури рованных устройств компьютерных систем позволяет сделать более комплексный подход, который частично упрощает методику построе ния реконфигурированных устройств, не требуя дополнительных спе циальных устройств для перестройки алгоритмов функционирования и, тем самым, повышая скорость обработки иерархической информа ции в ходе перестройки ее обработки.

Повышение быстродействия обработки иерархической информа ции объясняется тем, что для перестройки реконфигурированных уст ройств компьютерных систем, построенных на «автоматном» уровне, требуется дополнительный машинный такт, который используется для перестройки общей информации в автомате стратегии [26;

30–32;

42;

90–91;

98;

104–106;

138;

143]. При использовании же в качестве эле ментарной памяти МУСП - это можно избежать [59 -64;

66;

74–85;

89].

7.1. Разработка методов построения реконфигурирован ных регистров на многоуровневых схемах памяти Регистр - это узел, обеспечивающий прием, хранение и выдачу информации, а также выполнение ряда логических операций над ин формацией, которая хранится в регистре. По основному функцио нальному назначению различают регистры памяти и регистры сдвига.

Кроме этих основных функций в регистрах можно выполнять опера ции преобразования прямого кода в обратный код и наоборот, а также поразрядные операции конъюнкции и сложения по mod 2. В литерату ре регистры памяти встречаются под названием статических регист ров на триггерах [17;

125].

Основное назначение: параллельный прием многоразрядных ко дов (слов) и хранение их в течение продолжительного времени. В со временных компьютерах (например, Pentium) широко применяют 32 разрядные регистры, регистры общего назначения (РОН), регистры с плавающей запятой (РПК), сверхоперативное запоминающее устрой ство (СОЗУ), регистры результатов и данных, входные регистры, бу ферные регистры, информационные регистры, регистры чисел, реги стры байтовых и тетрадных переносов арифметико-логических уст ройств (АЛУ) процессоров, регистры адреса основной оперативной памяти (ООП) и т.д. [125].

Информационные сигналы х для МУСП могут быть тактированы сигналом. При отсутствии сигнала на входных узлах МУСП, на входные узлы подается только один сохраняющий е() входной сиг нал.

МУСП, которые тактированы одним сигналом, назовем одно ступенчатыми. Входные узлы всех устанавливающих шин МУСП могут быть реализованы как схемы конъюнкции сигнала и входного сигнала х. В МУСП устанавливающие входные сигналы шин каждой группы логических элементов МФСП можно соединить в один узел, что снижает число x(t) входных сигналов и число входных узлов.

Общие принципы построения регистров приема и передачи слов информации без предварительной установки МУСП в известное ис ходное состояние имеют запись нужного слова на каждом уровне па мяти МУСП. Входные сигналы входного слова МУСП существуют двух типов: входные сигналы x(zу) управляемой МФСП Аy и входные сигналы x(zМ) МФСП автомата стратегии АМ. При этом входное слово МУСП может иметь прямое или инверсное значение каждого уровня і-го разряда регистра. На входные узлы МУСП можно подавать вместе с информационным сигналом x и тактовый сигнал.

Выходные сигналы МУСП также существуют двух типов: выход ные сигналы уу управляемой МФСП Аy и выходные сигналы уМ МФСП автомата стратегии АМ, который управляет изменением структуры за поминания состояний МФСП Аy.

Таким образом, МУСП может функционировать как автомат вто рого рода, имея переход в такте t из одного состояния в другое, выда вая выходной сигнал у(Т), или как автомат третьего рода, имея пере ход в такте из одного состояния в другое и выдавая выходной сиг нал у() [64].

При осуществлении переходов в МУСП (как элементарном авто мате второго рода) можно использовать два режима: одновременный переход всех МФСП многоуровневой памяти под воздействием набо ров устанавливающих xі(t) входных сигналов из одного состояния в другое или переход в МФСП Ау (при неизменном состоянии автомата стратегии АМ) только из одного состояния в другое в определенном блоке j состояний под воздействием наборов устанавливающих xу(t) входных сигналов.

При функционировании МУСП (как элементарного автомата третьего рода) во время внутреннего такта можно использовать ук рупненные переходы в определенном блоке і состояний под влияни ем только наборов устанавливающих xМ(t) входных сигналов автомата стратегии АМ.

Выходные сигналы МУСП (или других схем памяти) могут быть восприняты другими схемами памяти только при появлении следую щего тактового сигнала і+1. Для этого выходные сигналы МУСП должны иметь устойчивые значения после машинного такта Т, кото рый отражает период между двумя тактовыми сигналами і и і+1, для надежного снятия информации. Выходные сигналы у(Т) автоматов второго рода как и выходные сигналы у() автоматов третьего рода можно использовать при появлении следующего синхроимпульса і+1.

Прием информации из исходных узлов схем памяти можно осуществ лять обычными способами: асинхронно или синхронно. Снятие ин формации с выходных узлов схем памяти можно осуществлять парал лельно со всех узлов или последовательно, как это изображено в схе ме на рис. 7.2.

При таком последовательном съеме информации из исходных уз лов схемы памяти количество связей сокращается до количества уровней памяти. Тактовые сигналы і (і= 1, 2, …, K) имеют длитель ность сигнала, который достаточный для записи информации в другие устройства компонентов компьютерных систем. Последовательную организацию съема информации используют, когда нужно сократить связи между устройствами или их блоками. При этом осуществляется снижение быстродействия при передаче информации из одного блока в другой.

Все входящие узлы синхронизированы сигналом і. Выходные сигналы параллельно снимаются со всех исходных узлов МУСП.

Построение функционально-надежных устройств осуществляется при произвольном кодировании состояний автомата за счет использо вания тактовых сигналов (рис. 7.4) и двухступенчатых регистров (на пример, регистров на триггерах) [17;

125].

Двухступенчатые регистры позволяют в МУСП одной ступени под воздействием наборов устанавливающих xi(t) входных сигналов, в состав которых входят устойчивые аргументы наборов yj() выходных сигналов МУСП второй степени, осуществлять надежный переход.

z z 1 & & 1 z ху z 1 & А & 1 z z у & & z z & & 1 z z х & & А 2 z z М & & Рис. 7.2. Последовательная передачи информации Приведем пример одноступенчатой синхронной МУСП (рис. 7.3).

z & yy Ay zk & zk+ & yM AM zn & Рис. 7.3. Одноступенчатая синхронная МУСП Наборы устанавливающих xк(t) входных сигналов, подаваемых по шинам zi (i= 1, …, n) одноступенчатых синхронных МУСП (рис. 7.3), имеют для каждого МФСП значение логического нуля для всех групп БАі, кроме одной. Синхросигналы 1 и 2 изображены на рис. 7.4.

Значение наборов yj() выходных сигналов МУСП первой ступе ни равны значениям наборов устанавливающих xк(t) входных сигна лов МУСП второй степени. На основе этого свойства одноступенча тые МУСП соединяются друг с другом и находят применение в каче стве i-го разряда параллельного регистра (рис. 7.5).

Каждая ступень МУСП (рис. 7.5) может работать, осуществляя переход в тактах Тj и j (j = 1, 2). Переходы в МУСП первой ступени заканчиваются до появления тактового сигнала 2 второго степени, а переходы в автомате второй степени заканчиваются до появления так тового сигнала 1 первого степени, что важно для надежной работы двухступенчатого синхронного МУСП.

t t1 t t2 T T/4 T/4 T/4 T/ T Рис. 7.4. Синхросигналы 1 и Синхронный МУСП характеризуется тем, что каждый его переход z & у & A A zk y & уk y & zk+ & уk+ & A A zn M уn & M & I ступень ІІ сту пень Рис. 7.5. Двухступенчатая МУСП осуществляется при подаче на вход тактового (синхронного) сигнала или при окончании тактового (синхронного) сигнала с минимальной задержкой на один логический элемент, позволяющий на выходных узлах МУСП к появлению тактового синхроимпульса і+1 иметь ус тойчивые наборы yj() выходных сигналов.

Одноступенчатые асинхронные и синхронные МУСП и двухсту пенчатые МУСП могут быть реализованы при построении различных регистров в компонентах компьютерных систем.

Повторяя структуру і-го разряда двухступенчатого регистра на МУСП n раз, можно составить общую схему n-разрядного параллель ного регистра (рис. 7.6).

Количество запоминающих состояний Мр этого регистра можно определить по формуле:

n Mp = MN, (7.2) n - количество разрядов регистра;

где MN - количество запоминающих состояний МУСП.

Количество MN запоминающих состояний МУСП определяется по формуле:

N M N m j, (7.3) j где N – количество уровней в МУСП;

mj – количество групп БА в МУСП j-го уровня.

Диапазон целых чисел, которые отождествляются с количеством состояний регистра, имеет такой формульный вид:

0 А M p. (7.4) В многоуровневом параллельном регистре можно использовать автомат стратегии АМ не в каждом МУСП і-м разряде, а один для всех МФСП Ау всего регистра (рис. 7.7).

Диапазон целых чисел, которые отождествляются с количеством состояний регистра с одним автоматом стратегии АМ, выглядит так:

0 А M м М n, (7.5) у Мм - количество запоминающих состояний автомата стратегии где АМ;

Му - количество запоминающих состояний МФСП Ау;

n - количество разрядов регистра.

Диапазоны чисел регистров разбиваются на числовые отрезки, определяемые состояниями автомата стратегии АМ.

Параллельные регистры на МУСП могут функционировать в раз ных своих схемах памяти автомата стратегии, а также в матричных блоках состояний МФСП j и µi [64]. Если представить блок j состоя ний в виде числового отрезка целых чисел, каждое число из которых отождествляется с состоянием всех МФСП в МУСП регистра, то ук рупненные переходы в блоках µi состояний позволяют регистру пе рейти из одного числового отрезка в другой.

Укрупненные детерминированные переходы выполняются во внутреннем такте машинного такта и характеризуют регистр на МУСП как автомат 3-го рода [64].

Выходные сигналы одноступенчатого параллельного регистра (струк тура і-го разряда параллельного регистра на МУСП, который изобра жен на рис. 7.4) определяется для каждого i-го разряда одновременно с выходными сигналами автомата стратегии АМ и с выходными сигна лами МФСП Ау. Характерная особенность набора уі выходных сигна лов одноступенчатого регистра на МУСП при детерминированной ра боте – их равенство набору устанавливающих хі входных сигналов.

Эта особенность позволяет реализовать сравнительно простую орга низацию двухступенчатых регистров.

Двухступенчатые параллельные регистры можно реализовать на двухступенчатых МУСП, как это изображено на рис. 7.5. Количество і-х разрядов двухступенчатого регистра на МУСП определяет разряд ность самого регистра. Входная информация подается на входные уз лы первой ступени регистра и при появлении синхросигнала 1 запи сывается в первую ступень регистра.

0 разряд регистра на двухступенчатых МУСП (n-1) разряд регистра на двухступенчатых МУСП Рис. 7.6. Параллельный регистр на МУСП на n разрядов 1 ступень 2 ступень Рис. 7.7. Один автомат стратегии регистра на МФСП После осуществления переходных процессов в первой ступени регистра и отключения синхросигнала 1, информацию с первой сте пени можно записать во вторую ступень регистра. Запись информации во вторую ступень регистра можно осуществлять при появлении син хросигнала 2 (рис. 7.7). Такая двухступенчатая организация парал лельного регистра совместно с тактовыми сигналами позволяет осу ществлять свободное кодирование при реализации конечных автома тов цифровых устройств компьютерных систем.

Качественно новые свойства МУСП позволяют двухступенчатым синхронным устройствам памяти перестраивать алгоритм своего функционирования без потери быстродействия, одновременно запо миная общую информацию в автомате стратегии АМ и частную ин формацию в МФСП Ау.

7.2. Разработка методов построения реконфигурирован ных регистров сдвига на многоуровневых схемах па мяти Регистры сдвига - это типовые узлы компьютера. Выделяют реги стры со сдвигом вправо, влево или реверсивные разряды регистра сдвига - это двухступенчатая схема памяти [17$ 125]. Схема регистра сдвига на двухступенчатых МУСП со сдвигом вправо изображена на рис. 7.9.

Такие регистры сдвига на МУСП имеют повышенную мощность запоминающих состояний в каждом i-ом разряде, чем с двоичными (регистрами сдвига на триггерах), что позволяет осуществлять сдвиг сразу по модулю МN (МN - количество запоминающих состояний в од ном разряде регистра).

Регистры сдвига можно реализовать также на МФСП с единым автоматом стратегии АМ. Схема регистра сдвига на МФСП с единым автоматом стратегии АМ изображена на рис. 7.10.

Работа регистра сдвига на МФСП осуществляется в определенных блоках j его состояний, которые сохраняются при соответствующих состояний автомата стратегии АМ. При изменении только состояний автомата стратегии АМ в регистре сдвига осуществляется укрупнен ный переход в блоке i состояний регистра.

Рис. 7.9. Регистры сдвига на МУСП По такому же принципу можно реализовать регистры сдвига вле во и реверсивные регистры.

Применяя параллельные регистры и регистры сдвига, видим, что они в состоянии запоминать одновременно общую и частную инфор мацию, делать переходы по двум переменным входным сигналам х и е, перестраивать алгоритм своей работы, что принципиально невоз можно сделать на триггерных регистрах.

7.3. Методы построения реконфигурированных счетчиков на многоуровневых схемах памяти 7.3.1. Основные понятия Основная задача структурной теории автоматов – изучение ком позиции автоматов, т.е. методов построения сложных автоматов из простых автоматов. Теория структурного синтеза автоматов позволяет на основе общих приемов строить структурные схемы автоматов на основе композиции заданного конечного числа типовых автоматов.

Цель структурного синтеза – построение функциональной схемы, ко торая реализует автомат из логических элементов определенного типа [24].

0-й разряд (n-1)-й раз ряд 1 ступень 2 ступень Y Z & & Zk Ау Ау & n & Yk n Zk+ & АМ Zq Ау n & Zq+ & Z Ау & n Рис. 7.10. Реконфигурированные регистры сдвига на МФСП с одним автоматом стратегии При структурном синтезе автоматы не разделяют на асинхронные и синхронные, поскольку на практике все автоматы – асинхронные и устойчивость их состояний обеспечивается введением синхронизации.

Для упрощения в дальнейшем будем вводить синхронизирующие сиг налы во время такта t автоматного дискретного или непрерывного времени. При этом автоматы синхронизируются некоторым независи мым синхронизирующим источником (генератором синхронизирую щих сигналов).

Известный канонический метод структурного синтеза, согласно которому используют элементарные автоматы двух видов: монофунк циональные схемы памяти второго рода (триггеры) и автоматы без памяти (комбинационные схемы). Теоретическим обоснованием кано нического метода синтеза автоматов 1-го и 2-го рода, функциони рующих в автоматном дискретном времени, является теорема о струк турной полноте [24].

Дадим свое определение теоремы о структурной полноте, кото рую предложил еще в 1962 году В. М. Глушков [24].

Каждая система элементарных автоматов, содержащая одно ступенчатый монофункциональный автомат (автомат Мура с нетривиальной памятью), который имеет полные системы перехо дов, выходов и только одну систему функций сохранения состоя ний, и любую функционально полную систему логических элементов является структурно полной системой.

В данной теореме установлено для большего уточнения, что эле ментарный автомат является одноступенчатым и монофункциональ ным, как это соответствует автомату Мура с нетривиальной памятью, а также что этот элементарный автомат имеет только одну систему функций сохранения состояний. Это уточнение необходимо при срав нении с элементарными МФСП, которые имеют несколько функций сохранения состояний (не меньше двух), а также с элементарными МУСП, которые многоступенчатые.

Существует единственный прием (канонический метод), что по зволяет свести проблему структурного синтеза произвольных автома тов 1-го и 2-го рода к проблеме синтеза комбинационных схем [24].

Ограничение этой теоремы не позволяют строить автоматы Мара ховского, имеющие укрупненные переходы при внутреннем такте и функционирующие в автоматном непрерывном времени Т. Для снятия этого ограничения была предложена расширенная теорема о струк турной полноте элементарных автоматов, предложенная Л. Ф. Мара ховский [64].

Рассмотрим расширенную теорему о структурной полноте.

Каждая система элементарных автоматов, содержащая эле ментарный многофункциональный автомат (МФСП), который име ет полные системы переходов, выходов и систему функций сохране ния состояний (где количество функций не меньше двух), и любую функционально полную систему логических элементов является структурно полной системой.

Существует единственный прием (канонический метод), что по зволяет свести проблему структурного синтеза произвольных рекон фигурированных автоматов 1-го, 2-го и произвольных автоматов 3-го рода к проблеме синтеза комбинационных схем [64].

Теоретическим обоснованием канонического метода синтеза ав томатов 1-го, 2-го и 3-го рода, функционирующих в автоматном не прерывном времени, является расширенная теорема о структурной полноте. Эта теорема позволяет строить многофункциональные авто маты 1-го и 2-го рода, имеющие переходы во время такта t, и автома ты 3-го рода, имеющие укрупненные переходы при внутреннего такта и функционирующие в автоматном непрерывном времени Т [64].

7.3.2. Методы построения реконфигурированных счетчиков на многоуровневых схемах памяти Счетчик - это автомат, выполняющий по определенным правилам подсчет входных сигналов (импульсов), который формирует и запо минает результат подсчета в некотором коде [17;

125].

Важной характеристикой счетчика является коэффициент K пере счета (модуль, период) счетчика – максимальное количество входных сигналов, которые может подсчитать счетчик.

Рассмотрим счетчики на многоуровневых устройствах памяти.

Они могут осуществлять укрупненный переход во внутреннем такте автоматного непрерывного времени Т. На основе расширенной теоре мы о структурной полноте можно строить счетчики, а также любые дискретные устройства, которые, кроме перехода в такте t, имеют еще переходы во время внутреннего такта автоматного непрерывного времени Т [64].

Рассмотрим метод структурного синтеза счетчика по модулю 18 с многофункциональной системой организации памяти, который имеет возможность функционировать как автоматы Мараховского 2-го и 3 го рода.

В каждый момент времени Т, равный машинному такту, автомат может принимать элементарное входное слово р(Т), состоящее из входных сигналов x(t) и e(), совершая переходы из состояния ai ( – 1) в состояние ak () и выдавая выходные сигналы yL Y.

Закон функционирования детерминированного абстрактного ав томата Мараховского 2-го рода описывается уравнениями (2.15) [59;

64]:

В детерминированном абстрактном автомате Мараховского 2-го рода функция 0 (а( – 1), х(t)) однозначно переводит МФСП из пре дыдущего состояния а( – 1) под влиянием устанавливающего х(t) входного сигнала в определенное состояние а(t), а функция е (а(t), е()) под влиянием сохраняющего е() входного сигнала запоминает установленное состояние а(t) в промежутке автоматного непрерыв ного времени Т. Функция 2(а(t), а()) выдает сдвинутый выходной сигнал у L (T ), как это осуществляется в одноступенчатом RS-триггере [125].

Закон функционирования детерминированного абстрактного ав томата Мараховского 3-го рода описывается уравнениями (2.16) [64]:

В детерминированном абстрактном автомате Мараховского 3-го рода функция 0 (а( – 1), х(t)), как и в автомате 2-го рода, однозначно переводит МФСП из предыдущего состояния а( – 1) под влиянием устанавливающего х(t)) входного сигнала в определенное состояние а(t), а функция у (а(t), е()) под влиянием сохраняющего е() входно го сигнала осуществляет укрупненный переход из состояния а(t) в оп ределенное состояние а() Функция 3(а(), е()) осуществляет выда чу сдвинутого выходного сигнала у L ().

Характерным свойством детерминированных абстрактных авто матов Мараховского 2-го рода является область допустимых инфор мационных х(t) X входных сигналов, способных перевести автомат в состояние a(t) j, который хранится под воздействием входных сиг налов еj() E, и, таким образом, установить однозначное состояние as(Т) автомата. Входные сигналы хі(t), способные перевести автомат в состояние ak(t), которое не сохраняется при последующим воздейст вием входных сигналов еj() E, создают область запрещенных входных слов рk(Т) в детерминированных автоматах Мараховского 2 го рода.

В детерминированных автоматах Мараховского 3-го рода область допустимых входных слов расширяется за счет использования укруп ненных переходов, устанавливающих новое однозначное состояние as() автомата. Для детерминированных автоматов существует один запрещенный входной сигнал хр(t), устанавливающий однозначное со стояние aр(t) автомата, который не запоминается ни при одном вход ном сигнале еj() E.

Установлением закона функционирования заканчивается опреде ление абстрактного автомата.

В качестве памяти счетчика можно выбрать многоуровневую схе му памяти класса LB, изображенную на рис. 7.8. Эта многоуровневая N схема содержит МФСП и два триггера на три состояния (автоматов стратегии для каждой группы МФСП). Анализ многоуровневой схемы памяти (рис. 5.3), рассмотренного в табл. 5.5, показал, что из 18-ти ус танавливающих наборов хі (t) входных сигналов, которые осуществ ляют однозначные переходы схемы памяти в соответствующие со стояния аі (і= 1, 2, …, 18), а табл. 5.8 – укрупненные переходы, кото рые характеризуют автомат Мараховского 3-го рода и осуществляют ся под воздействием сохраняющих е() входных сигналов.

Строим двухступенчатую схему на МУСП класса LB, в которой N вторая ступень применяется в качестве задержки выходного сигнала, необходимого для надежной работы счетчика, как это осуществляется на двухступенчатых триггерах [17;

125]. Сначала рассмотрим систему синхронных сигналов (рис. 7.4), которая чаще всего используется в схемах автоматов.

Машинный такт Т, который отражает промежуток времени от по явления одного такта 1 до появления следующего, состоит из двух промежутков времени t и. Промежуток времени между двумя син хросигналами 1 и 2 обозначен символом 0, а промежуток времени от начала тактового сигнала 1 до начала тактового сигнала 2 обозначено символом Т0. Это очень важно понять для надежного функционирова ния двухступенчатой МУСП, что за время Т0 переходные процессы в первой ступени МУСП должны закончиться для того, чтобы выход ные сигналы ее были устойчивые перед появлением такта 2.

Двухступенчатую схему памяти счетчика на МУСП класса LB N изобразим на рис. 7.11. Каждая ступень МУСП синхронизируется сигналом i (i = 1, 2).

Алгоритм работы счетчика (рис. 7.12), который рассматривается как автомат Мараховского 2-го рода, состоит в том, что переходы в МФСП (верхнего уровня) МУСП осуществляются в одном блоке j состояний при неизменных устойчивых состояниях автоматов страте гии (триггеров на три состояния низших уровней), как в младшем раз ряде счетчика.

Для изменения структуры запоминания состояний в МФСП нуж но сделать новый переход в триггерах стратегии. МФСП может изме нять алгоритм своей работы в данной схеме МУСП девять раз, рабо тая как триггер RS-типа. Один из триггеров стратегии можно принять за второй разряд счетчика, переход которого зависит от одного со стояния МФСП (например, когда на исходном узле счетчике y8 значе ние сигнала будет активным, т.е. равное 0). Другой из триггеров стра тегии тогда принимаем за третий разряд счетчика, переход которого зависит от того же самого состояния МФСП (y8 = 0) и от состояния второго разряда счетчика (например, когда на выходном узле счетчике y6 значение сигнала будет активным, т.е. равное 0).

Таким образом, МФСП работает как одно из девяти двухступен чатых Т-триггеров, изменяя свое состояние каждый раз на противопо ложный под воздействием тактов 1 и 2 в период машинного такта Т (рис. 7.11) при режимах Y1 и Y2 реверсивного счетчика по алгоритму (рис. 7.12). Для этого выходные узлы МФСП соединяются так: y8 со единяются с входным узлом z7, а y7 - с входным узлом z8.

Второй разряд счетчика (триггер на три состояния) под воздейст вием переноса из младшего разряда счетчика и режима сдвига вправо Y1 осуществляет переход из аi в следующее состояние аi+1, а при ре жиме сдвига влево Y2 осуществляет переход из аi в предыдущее со стояние аi-1.

Для осуществления таких действий на входных узлах второго разряда счетчика используется элемент И-ИЛИ-НЕ.

На одну схему И, кроме сигнала 1, подаются еще входные сигна лы режима Y1 или Y2 и выходной сигнал с узла y8. При режиме Y1 вы ходной узел y4 соединяются с входным узлом z5, y5 - с входным узлом z6, y6 - с входным узлом z4. При режиме Y2 выходной узел y4 соединя ются с входным узлом z6, y5 - с входным узлом z4, y6 - с входным узлом z5. Для построения таких действий на входных узлах третьего разряда счетчика используется также элемент И-ИЛИ-НЕ.

На одну схему И подаем, кроме сигнала 1, входные сигналы ре жима Y1 или Y2 и выходной сигнал с узла y8 и y6. При режиме Y1 вы ходной узел y1 соединяется с входным узлом z2, y2 - с входным узлом z3, y3 - с входным узлом z1. При режиме Y2 выходной узел y1 соединя ется с входным узлом z3, y2 - с входным узлом z1, y3 - с входным узлом z 2.

Третий разряд счетчика под воздействием переноса из младшего и второго разрядов счетчика и режима сдвига вправо Y1 осуществляет переход (аналогично второму разряду счетчика) с аi в следующее со стояние аi + 1, а при режиме сдвига влево Y2 осуществляет переход из аi в предыдущее состояние аi - 1.

Алгоритм работы счетчика, который рассматривается как автомат Мараховского 3-го рода, состоит в том, что переходы в автоматах стратегии низких уровней за счет внутренней многофункциональной системы организации памяти многоуровневого устройства осуществ ляют укрупненные переходы в МФСП верхних уровней.

y3 y6 y8 & y2 y4 y7 & & y3 & &z y y2 & &z y y1 y6 y8 & & & z y3 y4 y7 y & МУСП на 18 состояний ІІ ступень МУСП на 18 состояний 1 ступень & & & y &z y & & &z y y & & & z y y2 y6 y8 &1 & & y1 y4 y7 & z & y2 & y & &z & & & y & y6 y8 & & y & y5 y7 & & & y & y & y & y5 y4 y8 & y6 y7 & y3 & y4 & y3 & y6 & y5 y8 & y4 y7 & y3 Рис. 7.11. Схема реверсивно & го счетчика на МУСП класса LB N Y4Y3Y2Y Для этого триггер автомата стратегии выбирается, как младший разряд счетчика, другой триггер автомата стратегии выбирается как второй разряд счетчика, а МФСП - как третий разряд счетчика. При этом можно использовать два режима Y3, который используется для сдвига вправо и Y4, который используется для сдвига влево.


Как видим из алгоритма работы счетчика (рис. 7.13), как автомата 3-го рода, переходы в этом случае осуществляются в другие состояния счетчика то, что они осуществляются как укрупненные. Построение связей в триггерах и МФСП осуществляется как в счетчике 2-го рода, но в младшем разряде они зависят только от режимов работы Y3 и Y4 и синхроимпульсов 1 и 2. Во втором разряде счетчика (другом тригге ре) переходы из одного состояния в другое зависят от режимов рабо ты Y3 и Y4, синхроимпульсов 1 и 2 и выходного сигнала y3 младшего разряда счетчика.

Переходы в МФСП из одного состояния в другое зависят от ре жимов работы Y3 и Y4, синхроимпульсов 1 и 2, выходного сигнала y младшего разряда счетчика и выходного сигнала y6 второго разряда счетчика.

В младшем разряде счетчика при режиме Y3 выходной узел y1 со единяется с входным узлом z2, y2 - с входным узлом z3, y3 - с входным узлом z1. При режиме Y4 выходной узел y1 соединяется с входным уз лом z3, y2 - с входным узлом z1, y3 - с входным узлом z2. Переход этого разряда зависит только от синхроимпульсов.

Второй разряд счетчика (триггер на три состояния) под воздейст вием переноса из младшего разряда счетчика и режима сдвига вправо Y3 осуществляет переход из аi в следующее состояние аi + 1, а при ре жиме сдвига влево Y4 осуществляет переход из аi в предыдущее со стояние аi - 1 (рис. 7.13).

Y Y2 Y2 Y А1 А2 А3 А4 А Y1 Y1 Y Y Y Y Y2 Y Y А9 А8 А7 А Y Y1 Y Y Y Y Y2 Y Y А10 А11 А12 А Y1 Y1 Y Y Y1 Y Y2 Y2 Y2 Y А А18 А16 А15 А Y1 Y1 Y1 Y Рис. 7.12. Алгоритм работы счетчика как автомата 2-го рода Для осуществления таких действий на входных узлах второго разряда счетчика используется элемент И-ИЛИ-НЕ. На одну схему И подаем, кроме синхроимпульса 1, входные сигналы режима Y3 или Y и выходного сигнала с узла y3 младшего разряда счетчика. При режи ме Y3 выходной узел y4 соединяется с входным узлом z5, y5 - с входным узлом z6, y6 - с входным узлом z4. При режиме Y4 выходной узел y4 со единяется с входным узлом z6, y5 - с входным узлом z4, y6 - с входным узлом z5. Для осуществления таких действий на входных узлах третье го разряда счетчика используется также элемент И-ИЛИ-НЕ. На одну схему И подаем, кроме синхроимпульса 1, входные сигналы режима Y3 или Y4 и выходной сигнал с узла y3 и y6.

Объединенные состояния двухуровневого устройства памяти имеют активные выходные сигналы только в трех выходных узлах.

Представим эти активные выходные сигналы в табл. 7.2.

Состояния МФСП верхнего уровня характеризуются тем, что только в одной группе значение активного структурного выходного сигнала уі равно нулю. Состояние памяти счетчика характеризуется набором состояний МФСП верхнего уровня и автоматов стратегии (табл. 7.2).

Схему счетчика, реализованного на двухступенчатом устройстве памяти, который имеет возможность осуществлять различные режимы Yi (Y1 - Y4) работы по модулю 18, изображена на рис. 7.11.

Схема счетчика строится традиционно. Двухступенчатая МФСП верхнего уровня строится как триггер Т-типа, который считается по модулю 2, а автоматы стратегии как счетчики по модулю 3.

При появлении синхросигнала 1 значение первой ступени счет чика изменяется в соответствии с режимом работы Yi (Y1 - Y4) и соот ветствующего алгоритма работы (рис. 7.12). При появлении устойчи вых выходных сигналов на выходных узлах первой ступени счетчика и синхросигнала 2 значения первой ступени счетчика перезаписыва ется во вторую ступень счетчика.

Функции возбуждения входных сигналов, поступающие на вход ные узлы zi (i = 1, 2,..., 8), в соответствии алгоритмов (рис. 8.12 - 8.13) реверсивного счетчика на МУСП представим в виде определенных уравнений, которые отражают их зависимость от режимов Yi (Y1 - Y4), синхросигнала 1 и выходных сигналов ys (i = 1, 2,..., 8).

z1 = Y11y3y6y8 Y21y2y4y7 Y31y3 Y41y2;

z2 = Y11y1y6y8 Y21y3y4y7 Y31y1 Y41y3;

z3 = Y11y2y6y8 Y21y1y4y7 Y31y2 Y41y1;

z4 = Y11y6y8 Y21y5y7 Y31 y3y6 Y41 y3y5;

z5 = Y11y4y8 Y21y6y7 Y31 y3y4 Y41 y3y6;

z6 = Y11y5y8 Y21y4y7 Y31 y3y5 Y41 y3y4;

z7 = Y11y8 Y21y8 Y31 y3y6y8 Y41 y1y4y8;

z8 = Y11y7 Y21y7 Y31 y3y6y7 Y41 y1y4y7.

Эти новые функциональные возможности укрупненных перехо дов можно использовать и в устройства управления на многоуровне Y Y4 Y4 Y А1 А7 А13 А3 А Y3 Y3 Y Y Y Y Y4 Y Y А17 А11 А5 А Y Y3 Y Y Y Y Y4 Y Y А2 А8 А14 А Y3 Y3 Y Y Y3 Y Y4 Y4 Y4 Y А А18 А6 А16 А Y3 Y3 Y3 Y Рис. 7.13. Алгоритм работы счетчика как автомата 3-го рода вых схемах памяти.

Таким образом, наглядно видно, что реверсивный счетчик на МУСП может иметь четыре режима работы, превышающий функ циональные возможности реверсивных счетчиков на триггерах, кото рые имеют только два режима.

Эти новые функциональные возможности укрупненных перехо дов можно использовать и в устройства управления на многоуровне вых схемах памяти.

Таблица 7. Выходные сигналы второй ступени состояний счетчика xі z1 z2 z3 z4 z5 z6 z7 z8 Выходные сигналы yі Состояния Аі x1 А 0 11 011 01 у1 у4 у x2 А 0 11 011 10 у1 у4 у x3 А 0 11 101 01 у1 у5 у x4 А 0 11 101 10 у1 у5 у x5 А 0 11 110 01 у1 у6 у x6 0 11 110 10 у1 у6 у8 А x7 А 1 01 011 01 у2 у4 у x8 А 1 01 011 10 у2 у4 у x9 А 1 01 101 01 у2 у5 у x10 1 А 01 101 10 у2 у5 у x11 1 А 01 110 01 у2 у6 у x12 1 А 01 110 10 у2 у6 у x13 1 А 10 011 01 у3 у4 у x14 1 А 10 011 10 у3 у4 у x15 1 А 10 101 01 у3 у5 у x16 1 А 10 101 10 у3 у5 у x17 1 А 10 110 01 у3 у6 у x18 1 А 10 110 10 у3 у6 у 7.4. Методы построения реконфигурированного устройства управления на многоуровневых схемах памяти Устройство управления (УУ) в современных компьютерах являет ся частью центрального устройства обработки информации (процес сора), предназначенного для автоматического управления вычисли тельным процессом, который обеспечивает координацию работы всех устройств компьютера, с помощью синхронизирующих и управляю щих сигналов, которые вырабатываются в процессе выполнения про граммы [125]. Устройства управления современных компьютеров от личаются использованием новых и усовершенствованием известных ранее принципов организации компьютеров. Наиболее широко из вестным для выполнения УУ в интегральных компонентах процессо ров является УУ с матричной структурой Уилкса-Стринджера и с ис пользованием регистров на триггерах, схема микропрограммного управления с двумя матрицами. Эта схема была использована в моде ли 45 системы Spectra 70 фирмы RCA, системы 360 и в многих других [125]. Недостатком этих структурных схем УУ с матричной структу рой является то, что из-за реализации памяти на триггерах в регистро вых структурах реализуется только последовательная обработка част ной и общей информации.

Устройство управления с матричной структурой на МУСП ис пользует регистр стратегии АМ, выходы которого соединены с сохра няющими входами регистра А1 и входом элемента И-НЕ, на второй у вход которого поступает синхросигнал 2. Выходы регистра А1 соеди у нены с входом второго элемента И-НЕ, на другой вход которого по ступает синхросигнал 2. Выходы двух элементов И-НЕ соединены соответственно с входными узлами регистра стратегии АМ и управ ляемого регистра Ау2. Выходы регистра АМ соединены с сохраняю щими входами регистра Ау2 и входными узлами дешифратора DCM, на входных шинах которого поступает синхросигнал 1. На выходных шинах дешифратора DCM создается матрица М, выходы которой со единены с входными узлами регистра стратегии АМ. Выходы регистра Ау2 и выходные шины дешифратора DCM соединены с входными уз лами дешифраторов DCі (і = 1, …, n), на выходных шинах которых созданы матрица Сі микрокоманд и матрица Sі переходов, выходы ко торых соединенные с выходными узлами регистра А1. Другие вход у ные узлы регистров АМ и А1 соединены через элементы И-НЕ с узла у ми входной шины ВхШД и входом синхросигнала 2 (рис. 7.14) Конструктивно УУ построен на МУСП отличается от УУ постро енных на триггерах, потому что УУ на МУСП (рис. 7.14) сохраняет 1 общую информацию алгоритма в регистрах стратегии АМ и АМ и ча стную информацию алгоритма в регистрах А1 і Ау2, имеет дешифратор у регистра стратегии с матрицей М, на которую поступает синхросигнал 2, предназначенный для организации функций переходов в общей части алгоритма, и ряд дешифраторов DCі (і = 1, 2, …, n), на выходных шинах которых организованы матрицы Сі микрокоманд и матрицы Sі переходов, которые предназначены для организации функций перехо дов в отдельной части алгоритма.

Функционально в УУ на МУСП можно использовать алгоритм, изменяющийся в течение времени (в зависимости от общей входной информации) собственную реакцию на те или иные состояния регист ров, обрабатывая одновременно общую и частную информацию.

Регистр стратегии АМ содержит адрес общей информации, кото Рис. 7.14. Устройство управление на МУСП рый определяет подмножество состояний регистра Ау2, управляемый регистром стратегии АМ, и дешифратор DCM выбирает соответствую щий дешифратор DCі (і = 1, 2, …, n), содержимое регистра Ау2 в этом подмножестве содержит адрес текущей макрокоманды, находящейся в процессе выполнения. Сначала следующего цикла поступает синхро сигнал 2, в ходе которого содержимое регистров АМ и А1 передается у через соответствующие вентили И-НЕ в реги стры АМ и Ау2 с целью их декодирования и последующего выбора очередной микрокоманды.

При использовании такой схемы последовательность микроко манд определяется либо матрицей, которая задает последовательность действий, или введением начального адреса общей и частной инфор мации в фиксированный момент цикла машины по входной шине ВхШД, что определяется тактовым сигналом 2. Этот начальный адрес может быть кодом подмножества операций, когда он воспринимается регистром АМ и кодом операции, когда он воспринимается регистром А1, или группой двоичных разрядов в поле кода операции, специаль у но к нему приписанных для того, чтобы отличить его от другого ос тальных кодов операции.


7.5. Методы построения реконфигурированных процессоров и компьютеров на схемах автоматной памяти 7.5.1. Введение.

С начала ХХ века была построена формальная классическая тео рия алгоритмов, которая уточняла возможность теоретического вы числения для практического применения в кибернетике и программи ровании. Среди этих алгоритмов можно выделить наиболее значи тельные: арифметические исчисления предикатов Геделя, машины Поста и Тьюринга, автоматы Маркова, схемы Янова, блок-схемы, обучающие системы алгоритмов [25].

Наиболее интересны алгоритмы обучающие, изменяющиеся в те чение времени (в зависимости от предварительной входящей общей информации) свою реакцию на входные слова [25]. Однако, они, как и все последовательные алгоритмы, имеют ограничения, не позволяю щие обрабатывать одновременно общую и частную информацию, ко торая уменьшает скорость обработки алгоритма.

При системном подходе к этой ситуации существуют методы по строение реконфигурированных процессоров и компьютеров на схе мах автоматной памяти, которые в состоянии одновременно обраба тывать общую и частную информацию [64;

75;

77].

7.5.2. Методы построения реконфигурированной архитекту ры и структуры процессоров на МФСП и МУСП Процессор - это устройство для автоматического выполнения по следовательности операций, которые обусловлены программой реше ния задачи. Он состоит из двух устройств: операционного и управ ляющего. В состав процессоров четвертого поколения включены так же устройства внутренней (процессорной) памяти и устройства управления вводом-выводом информации [86].

Операционное устройство (ОУ) выполняет преобразование ариф метической и логической операции, а устройство управления (УУ) выполняет управление действиями вычислительного процесса, опре деляет последовательность выполнения операций, руководит выбор кой команд из памяти, вместе со схемой синхронизации генерирует управляющие сигналы, управляющие выполнением элементарных действий (микроопераций). Наличие в современных микропроцессо рах внутренней памяти (регистров общего назначения, кэш-памяти и т.п.) позволяет в них реализовать часть математического обеспечения (внутреннего). В этой связи процессорные средства делятся на про граммные (software) и аппаратные (hardware). В современных компь ютерах интерпретация алгоритмов микропроцессоров выполняют микропрограммными средствами [26;

86;

136].

Совокупность характеристик программных и аппаратных средств составляют понятие архитектуры компьютеров и процессоров. Разли чают четыре основных группы архитектурных характеристик процес соров:

характеристики внутреннего языка и математиче ского обеспечения;

технические и эксплуатационные характеристики;

характеристики функциональных модулей и расши ренной конфигурации процессора и компьютера;

характеристики интерфейса и систем прерывания.

Характеристики первой группы определяют алгоритмические возможности процессора. В связи с этим, в современных компьютерах выделяют три уровня внутреннего языка, которому соответствуют три уровня управления: алгоритмический, программный и микропро граммный [125]. Каждый из уровней может выполнять две основные функции: служить универсальным средством отображения входного языка (т.е. языка, на котором формулируется алгоритм задачи) и сред ствами интерпретации одних операторов через другие.

Алгоритмический уровень управления Программный уровень управления Микропрограммный уровень управления Рис. 7.15. Уровни управления в компьютере При этом, все уровни управления находятся в определенной ие рархической связи, которая позволяет делать выражение оператора более высокого уровня через операторы более низкого уровня (рис. 7.15).

Характер связей между уровнями управления, а также функции каждого из них наиболее существенно отражает особенности архитек туры и структуры процессоров.

Принцип иерархического программного управления, предложен ный Л.Ф. Мараховским [64], который разбивает управляющую ин формацию на n уровней, позволяет ввести четвертый уровень управ ления милипрограммный, который является общим по отношению к микропрограммному уровню. Милипрограммный и микропрограмм ный уровни объединяются в полипрограммный уровень, который обеспечивает обработку общей и отдельной информации одновремен но (рис. 7.16) [64]. Это позволяет повысить скорость обработки ин формации в классе обучающих алгоритмов (и других реконфигуриро ванных), которые изменяются в течении времени под воздействием общей информации свою реакцию на те или иные входные слова [89].

Структура процессора - это совокупность его функциональных блоков и связи между ними. Развитие структуры, а вместе с ними и архитектуры, был направлен на максимальное увеличение производи тельности процессоров, на увеличение применения аппаратным сред ством части программного обеспечения и т.п. Принцип микропро граммирования реализуется за счет включения в структуру процессо ра специального блока памяти для сохранения микропрограмм [26].

Микропрограммные процессоры предоставляют программисту дополнительно к языку команд эффективный язык микрокоманд, ко торый располагается в основном пассивном запоминающем устройст ве (ПЗУ). Наряду с этим, принцип микропрограммирования упрощает процесс разработки, модификации и изменения системы команд, а также является инструментом гибкости функциональной ориентации компьютеров и процессоров для решения целых классов задач.

Принцип построения полипрограммных процессоров реализуется за счет включения в структуру процессора специального блока памяти на МУСП для сохранения общей информации милипрограмм. Этот блок предоставляет дополнительные возможности в микропрограмм ных процессорах в направлении увеличения модификаций и измене ния системы команд и еще в процессе работы приводит к возможно сти одновременной обработки общей и частной информации.

Алгоритмический уровень управления Программный уровень управления Милипрограммный уровень управления Полипрограм мный уровень управления Микропрограммный уровень управления Рис. 7.16. Полипрограммный уровень управления Классическая обобщенная структурная схема микропроцессора (рис. 7.17) которая изменяется в соответствии с принципом программ ного управления, предложена Ч. Бэббиджем в IX веке [125].

Запоминающее устройство Канал вво Устройство да-вывода Операционное управления устройство Рис. 7.17. Обобщенная схема современного процессора Обобщенная структурная схема полипроцессора представлена на рис. 7.18. Полипроцессор изменяется в соответствии с принципом ие рархического программного управления. Структура полипроцессора состоит из предложенного представления структурного автомата, ко торый рассматривает многофункциональные автоматы Мараховского 1-го, 2-го рода и 3-го рода [60], задана в виде композиции блоков: ие рархического управляющего и операционных, количество которых за висит от количества уровней управляющего блока (рис. 7.18).

Запоминающее устройство Операционное Управляющее отдельное отдельное Канал устройство устройство ввода вывода Операционное Управляющее общее общее устройство устройство Рис. 7.18. Обобщенная схема полпроцессора Развитие структуры, а вместе с ними и архитектуры процессоров, было направлено на максимальное увеличение их производительно сти, на увеличение применения аппаратным средством части про граммы. Принцип построения полпроцессора реализуется за счет включения в структуру процессора специального блока памяти для сохранения общей информации (милипрограмм). Это предоставляет дополнительные возможности в микропрограммных процессорах в направления увеличения модификаций и изменения системы команд в процессе работы блока управления и существенно приводят к воз можности одновременной обработки общей и частной информации.

Обобщенная структурная схема полипроцессора на МФСП и МУСП изображена на рис. 7.19 [88].

Классическая обобщенная структурная схема микропроцессора с памятью на триггерах меняется, когда в качестве памяти используют ся МФСП и МУСП. Она может становиться реконфигурированною.

Это объясняется тем, что в программе можно разделять управляющую информацию на общую и частную для использования ее как в устрой стве управления [77], для изменения системы команд, так и при обра ботке общей и частной информации на двух арифметико-логических устройствах (АЛУ) (рис. 7.19 ).

ГТ И Изменение системы команд в процессоре (рис. 7.19) не требует дополнительного машинного такта для изменения в системе команд, что позволяет повысить скорость в полипроцессоре.

Основной задачей для проектировщика процессора является обеспечение заданных системно-алгоритмических возможностей ком пьютера с помощью лучших структурных решений. Основой архитек турной и структурной организации полипроцессоров компьютера яв ляется использование принципа иерархического программного управ ления [75].

7.5.3. Исследование последовательной и параллельной обра ботки иерархической информации в современных процессорах В основу современных компьютеров положен принцип про граммного управления. Программа решения любой задачи представ ляет собой формализованное описание алгоритма в компьютере, кото рый выполнен в виде последовательности команд, обеспечивающих управление процессом решения задачи. Каждая команда определяет действие машины, необходимое для реализации какой-либо одной операции. Выполнения процессором программы, реализующей дан ный алгоритм решения задачи, представляет собой последователь ность операций, осуществляемых в порядке заданной программы.

Принцип программного управления, предложенный англичанином Ч.

Бэббиджем в 1833 году, и принцип сохранения программы в памяти машины, предложенный Дж. фон Нейманом в 1945 году, до сих пор применяются в современных компьютерах [125].

Система команд (СК) является внутренним языком компьютеров.

Она объединяет в себе систему операций и систему адресаций. В со ответствии с этим каждое слово команды состоит из двух частей: опе рационной (задает тип операции, которая выполняется в одном из функциональных устройств машины) и адресной (задает адрес ячеек памяти запоминающего блока, где хранятся коды данных и команд). В состав команд часто вводят дополнительные признаки, определяющие особенности данной операции, признаки модификации адреса коман ды, признаки типа запоминающего устройства, а иногда указатели ад ресов следующих команд. Применение совокупности указанных при знаков позволяет увеличить функциональные возможности команды.

Каждая операция состоит из более мелких - микроопераций, соот ветствующих одному элементарному преобразованию под воздейст вием определенного функционального сигнала (микрокоманды).

В оперативной памяти компьютера хранится список команд (про грамма) обработки данных и сами данные (набор чисел), которые об рабатываются микрооперациями этих команд в процессоре. Такой подход базируется на принципе программного управления и принципе сохранения программы в памяти компьютеров [125], К информации, хранящейся в устройстве памяти и предназначен ной для хранения всей информации для решения задач в процессоре, относятся программы решения задач, входящих и промежуточные данные, результаты и реконфигурация алгоритмов. Чтение и запись являются основными операциями в запоминающем устройстве. Каче ство запоминающих устройств характеризует его стоимостью, быст родействием (время выполнения основных операций), емкостью и на дежностью.

Скорость V решения задач при последовательной обработке об щей и частной информации при программном управлении в значи тельной степени зависит от количества обращений к устройству памя ти для перестройки реконфигурированной системы, которая в первом приближении определяется по формуле:

V, (7.7) k1t1 k 2t ti - время выборки слова из памяти при выполнении операции в где отдельном устройстве;

k1 - среднее количество обращений к устройству памяти при выполнении операции в отдельном устройстве;

k2- среднее количество обращений к устройству памяти для перестройки алгоритма обработки;

t0 - время выборки слова из памяти при обращении к устройст ву памяти для перестройки алгоритма обработки.

Память в компьютере можно рассматривать по уровням. Напри мер, запоминающее устройство внутри процессора, имеет наиболь шую скорость, называют сверхоперативною памятью MU (FM - fast memory) или кэш-памятью (cache - тайник), располагающийся на од ном кристалле интегральной схемы вблизи к процессору.

Для некоторых задач емкость FM недостаточна. В этом случае, кроме внутренней FM (FML1 - FM level 1), применяют по отношению к процессору внешнюю FM второго уровня (FML2 - FM level 2). Мо жет быть эффективным и применение FM третьего уровня (FML3 FM level 3) или даже FM четвертого уровня (FML4 - FM level 4).

Производительность процессора может быть увеличена за счет параллельной работы FM всех уровней и за счет конвейерного приема информации.

Эффект также при распределении FM на две части: FM команд и FM данных, что позволяет одновременно выполнять выборку команд и данных. Это обусловлено тем, что команды и данные хранятся в разных местах памяти, и после выборки поступают в различные уст ройства процессора: команды - в устройство управления, а данные - в АЛУ.

Кроме перечисленных типов памяти на различных уровнях памя ти записываются справочные данные, управляющие и стандартные программы, подпрограммы, микропрограммы.

Выполнение любой команды сводится к выполнению последова тельности элементарных операций (микроопераций) на узлах, блоках и устройствах процессора [125]. Последовательность микроопераций называют микроалгоритмами операций данной команды.

Сама микрооперация описывается следующим выражением [26]:

K. Rj Yj – Kj, (7.8) где K-состояние автомата управления;

Rj -элементарное входное слово;

Yj - выходное слово (сигнал);

Kj - состояние автомата управления, к которому осуществляется переход от состояния K при выполнении j-й строки микроопера ции.

В зависимости от способа реализации автомата управления мик роалгоритмов различают схемные и микропрограммные автоматы управления. При схемной реализации управления автомат состоит из отдельных схем, каждая из которых управляет одной микроопераци ей. При микропрограммном управлении каждой микрооперации со ставляют в соответствие некоторое Yj выходное слово, которое назы вают микрокомандой. Последовательность микрокоманд называют микропрограммой данной операции. Микропрограммы хранятся в специальной памяти микропрограмм.

Управление операциями путем последовательного чтения из па мяти и декодирования микрокоманд, входящие в микропрограммы данной команды, составляет идею микропрограммного способа управления операциями.

При построении управляющего устройства по схемному принци пу в качестве основных узлов можно использовать линии задержки, логические узлы типа конечных автоматов, распределитель сигналов на регистрах сдвига, счетчик с дешифратором и т.д. Время, в течение которого выполняется одна команда, принято называть машинным циклом.

Микрокоманды, реализующие все микрооперации данного мик роалгоритма, объединяются в микропрограмму. Микропрограмма хранится в пассивном запоминающем устройстве (ПЗУ). Код опера ции задает адрес первой микрокоманды данной прошивки. Адрес сле дующих микрокоманд определяется по методу вынужденной адреса ции, которая меняет адрес на единицу (+1) или делает переход на мет ку. Поэтому такая микрокоманда состоит из двух частей: микроопера ционной и адресной.

8. Способов задания иерархических автоматов на многоуровневых схемах памяти При применении принципа иерархического программного управ ления и теории многофункциональных автоматов (1-го, 2-го и 3-го ро да) [59;

64] в оперативной памяти может храниться два списка взаи мосвязанных команд, принадлежащих взаимосвязанным общим и ча стным командам для иерархического управления обработкой данных и сами наборы данных, обрабатываемых этими парами иерархических команд.

Для алгоритмического описания предлагаемых иерархических ав томатов на МФСП и/или на МУСП с общим состоянием, состоящим из состояний всех схем памяти, введем термин «полиграммы», кото рый объединяет термин «милипрограмма», как общей информации, и термин «автограмма», как частной информации. Этот термин «поли граммы» имеет большую емкость по следующим причинам:

Во-первых, понятие «микропрограмма» и «автограмма» и дру гие способы задания микропрограммных автоматов с памятью на триггерах [26;

125] ориентированы на вполне обоснованные функций переходов и функции выходов в автоматах (только во время тактового момента t) и ограничивают анализ работы ав томата только в автоматном дискретном времени [26].

Во-вторых, понятие «микропрограмма» и «автограма» и другие способы задания микропрограммных автоматов с памятью на триггерах [26] задают классические автоматы 1-го и 2-го рода на реализацию запоминания состояния в регистре на триггерах.

Третьей и главной чертой понятия «микропрограмма» и «авто грама» и других способов задания микропрограммных автома тов с памятью на триггерах является то, что они описывают со стояния автоматов одного множества, которое не изменяется в процессе работы и не позволяет проектировать реконфигуриро ванные устройства компьютерных систем с учетом элементар ных схем памяти.

Поэтому понятие «микропрограмма» и «автограма» и другие спо собы задания микропрограммных автоматов с памятью на триггерах [26;

125] не подходят при описании автоматов Мараховского на МФСП и МУСП, которые рассматриваются на всем протяжении ма шинного времени (в автоматном непрерывном времени) и могут ме нять состояния, сохраняющие частную информацию, под влиянием состояний, обрабатывающих общую информацию, в процессе работы за один машинный такт Т [64].

Термин «полиграмма» объединяет термин «миллиграмма», кото рая запоминает, обрабатывает и выдает общую информацию, с терми ном «автограма» или «микропрограмма», которые обрабатывают и выдают отдельную (частную) информацию, одновременно (парал лельно). Термин «полиграмма» будет ассоциироваться со схемной реализации управления на многоуровневых регистрах с многофунк циональной системой организации памяти. Полиграмма ориентирова на не только на преобразования входной информации в выходную, но и на изменение подмножеств состояний аі, в которых может функцио нировать автомат при определенном сохраняющем е() входном сиг нале. Эта особенность позволяет использовать описание полиграммой иерархических автоматов (ИА) с памятью на МФСП и МУСП, кото рые позволяют одновременно обрабатывать общую и частную инфор мацию за один машинный такт Т.

Полиграмма описывает каждое состояние аk ИА как объединение аі состояний подавтоматов Si (построенных на МФСП).

a ai. (8.1) ki В каждом пункте полиграммы описывается режим работы подав томатов Si за один внешний такт Т0 (машинный такт) автоматного не прерывного времени, который в полиграмме используется просто как Т. За один внешний такт Т ИА А имеет возможность принимать вход ное слово Rk(Т), состоящий из совокупности элементарных рі(Т) вход ных слов подавтоматов Si.

Rk pi. (8.2) i Под воздействием входного слова Rk ИА А может перейти в новое состояние аs и выдать выходные сигналы Yk, состоящие из совокупно сти выходных сигналов Yі определенных трех типов подавтоматов Si 1-го, 2-го и 3-го рода.

Yk1 (t ) Yi1 (t );

(8.3) i Yk2 (T ) Yi 2 (T );

(8.4) i Yk3 ( ) Yi 3 ( ), (8.5) i где выходные сигналы Yi1(t ), Yi2 (T ), Yi3 ( ) определяются соответст венно по функциям выходов [64].



Pages:     | 1 |   ...   | 2 | 3 || 5 |
 





 
© 2013 www.libed.ru - «Бесплатная библиотека научно-практических конференций»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.