авторефераты диссертаций БЕСПЛАТНАЯ БИБЛИОТЕКА РОССИИ

КОНФЕРЕНЦИИ, КНИГИ, ПОСОБИЯ, НАУЧНЫЕ ИЗДАНИЯ

<< ГЛАВНАЯ
АГРОИНЖЕНЕРИЯ
АСТРОНОМИЯ
БЕЗОПАСНОСТЬ
БИОЛОГИЯ
ЗЕМЛЯ
ИНФОРМАТИКА
ИСКУССТВОВЕДЕНИЕ
ИСТОРИЯ
КУЛЬТУРОЛОГИЯ
МАШИНОСТРОЕНИЕ
МЕДИЦИНА
МЕТАЛЛУРГИЯ
МЕХАНИКА
ПЕДАГОГИКА
ПОЛИТИКА
ПРИБОРОСТРОЕНИЕ
ПРОДОВОЛЬСТВИЕ
ПСИХОЛОГИЯ
РАДИОТЕХНИКА
СЕЛЬСКОЕ ХОЗЯЙСТВО
СОЦИОЛОГИЯ
СТРОИТЕЛЬСТВО
ТЕХНИЧЕСКИЕ НАУКИ
ТРАНСПОРТ
ФАРМАЦЕВТИКА
ФИЗИКА
ФИЗИОЛОГИЯ
ФИЛОЛОГИЯ
ФИЛОСОФИЯ
ХИМИЯ
ЭКОНОМИКА
ЭЛЕКТРОТЕХНИКА
ЭНЕРГЕТИКА
ЮРИСПРУДЕНЦИЯ
ЯЗЫКОЗНАНИЕ
РАЗНОЕ
КОНТАКТЫ


Pages:     | 1 || 3 | 4 |   ...   | 7 |

«МИНИСТЕРСТВО ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ ВОЕННЫЙ ИНСТИТУТ РАДИОЭЛЕКТРОНИКИ Г.Л. КЛОЧКОВ ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ ...»

-- [ Страница 2 ] --

Рис.2. Пусть на все входы (эмиттеры многоэмиттерного транзистора) пода ются сигналы логической единицы. При этом переходы эмиттер - база транзистора VT1 закрыты и транзистор работает в инверсном активном режиме. В этом режиме переход база - коллектор транзистора VT1 cмещен в прямом направлении и ток коллектора Iк1 равен сумме токов всех эмитте ров и тока базы Iб1. В свою очередь, Iк1 равен прямому току базы транзи стора VT2. Значение этого тока выбирается достаточным для насыщения данного транзистора. Таким образом, на выходе ключа реализуется напря жение логического нуля. Входные токи логического элемента, являющиеся эмиттерными токами закрытых переходов база - эмиттер, образуются в ре зультате собирания электронов, инжектируемых коллекторным переходом и достигших в результате диффузии эмиттерного перехода. Величины входных токов определяются током базы iб1 = IR0 и инверсными коэффици ентами передачи тока базы к эмиттерам транзистора инв. Конструкция многоэмиттерного транзистора обеспечивает малое значение инв 0,1. При этом входные токи оказываются хотя и небольшими, но все же существен но нагружают предшедствующий ЛЭ, тем самым уменьшая коэффициент разветвления Краз Если хотя бы на один из входов подан сигнал, соответствующий логи ческому нулю, то этот эмиттерный переход оказывается смещенным в прямом направле нии. Из эмиттера в базу инжектируются носители, которые достигнув кол лекторного перехода вызывают коллекторный ток транзистора VT1, направление которого соответствует обратному току базы транзистора VT2. В результате транзистор VT2 пере ходит в режим отсечки, и напряжение на выходе ключа будет соответство вать уровню логической единицы. Вследствие малой величины коллектор ного тока ( ik1 = Ik0 ) и большого значения тока базы ( iб1 = iR0 Ek / R0 ) транзистор VT1 оказывается глубоко насыщенным. Таким образом, рас смотренный ТТЛ - элемент реализует логическую операцию И-НЕ.

При подключении к выходу рассмотренного ТТЛ - элемента с про стым инвертором нескольких подобных элементов их входные токи вызо вут падение напряжения на резисторе Rk, вследствие чего снижается зна чение уровня логической единицы на выходе элемента, и, при определен ном числе подключаемых элементов, функционирование элемента нару шается. Это приводит к низкой нагрузочной способности схемы с простым инвертором. Кроме того большая величина сопротивления резистора Rk вызывает увеличение постоянной времени заряда выходной паразитной емкости ( зар = Rk Cпар ) и, следовательно, увеличение t0.1зд, что ухудшает быстродействие логического элемента. В связи с этим ТТЛ - элементы с простым инвертором применяются только во внутренних каскадах БИС и СБИС, в которых Спар и число подключаемых элементов малы. Поэтому выпускаемые промышленностью ТТЛ - элементы различных серий содер жат мощный сложный инветор.

Схема ТТЛ - элемента со сложным инвертором приведена на рис.2.4.

При подаче логического 0 хотя бы на один из входов Х0, Х1, Х2 р - n пе реход база-эмиттер, соответствующий этому входу, открывается;

переходы база - коллектор VT1, база - эмиттер VT2 и VT3 закрыты.Транзистор от крыт и работает в режиме эмиттерного повторителя. Ток эмиттера этого транзистора протекает через диод смещения VD и резистор нагрузки Rн.

При отсутствии внешней нагрузки транзистор VT4 также работает в ре жиме эмиттерного повторителя с практически нулевым эмиттерным током.

Таким образом, при подаче хотя бы на один из входов ЛЭ логического сложный инвертор представляет собой эмиттерный повторитель, имеющий хорошую нагрузочную способность.

Рис.2.4.

При подаче на все входы сигналов логической 1 p - n переходы ба за - эмиттер транзистора VT1 будут закрыты, а через переход база - кол лектор, смещенный в прямом направлении, будет протекать ток, превы шающий ток базы насыщения транзисторов VT2 и VT3, которые будут на ходиться в насыщенном состоянии. При этом напряжение база - эмиттер транзистора VT4 определяется выражением:

( 2.3 ) Uбэ4 = ( Uкэн2 + Uбэн3 ) - ( Uкэн3 + Uvd ), где: Uкэн2 - напряжение коллектор - эмиттер насыщенного транзистора VT2;

Uбэн3 - напряжение база - эмиттер насыщенного транзистора VT3;

Uкэн3 - напряжение коллектор - эмиттер насыщенного транзистора VT3;

Uvd - напряжение на диоде VD.

Так как напряжение на диоде смещения больше, чем напряжение база эмиттер насыщенного транзистора VT3, то напряжение Uбэ4, как следует из выражения 2.3, будет отрицательным, и транзистор VT4 закроется. Сле довательно, напряжение на выходе сложного инвертора будет близким к нулю.

Таким образом, схема, приведенная на рис.2.4, также выполняет операцию И - НЕ. Резистор R3 предназначен для ограничения максималь ного коллекторного тока транзистора VT4, когда при закрытых транзисто рах VT2 и VT3 осуществляется заряд паразитной емкости Спар. Величина сопротивления резистора R3 порядка 100 Ом.

Практическая схема базового ТТЛ ИЛЭ серии К155 или К133 ( рис.2.5,а ) дополнительно содержит демпфирующие диоды на входах и корректирующую цепь ( транзистор VT5 и резисторы R2, R3 ). Демпфи рующие диоды предназначены для ограничения ( отсечки ) отрицательных выбросов во входных сигналах, которые могут возникнуть за счет пара зитных емкостей предыдущих ИЛЭ. Корректирующая цепь служит для улучшения передаточной характеристики ИЛЭ и повышения его помехо устойчивости.

Наряду с ТТЛ типа К133 ( К155 ) широко используются элементы быстродействующей серии К131 и микромощной К134, отличающиеся от 133 серии номиналами резисторов, соответственно, уменьшенными и уве личенными. Повышенным быстродействиам отличаются ИЛЭ на транзи сторах Шотки (ТТЛШ).

На рис.2.5,б приведена схема логического элемента ТТЛШ серии К531, в которой все транзисторы имеют коллекторные переходы Шотки, а диод смещения заменен составным эмиттерным повторителем на транзисторах VT4 и VT5. Подобную схему имеет базовый элемент экономичной микромощной серии ТТЛШ К555 с увеличенными номиналами резисторов.

а) б) Рис.2. В настоящее время значительно расширилась номенклатура логиче ских элементов ТТЛШ - микромощной К1533 и быстродействующей К1531, которые выполнены на основе ионной имплантации и прецизион ной фотолитографии.. Некоторые параметры логических элементов ТТЛ и ТТЛШ приведены в таблице 2. Таблица 2. К133 К134 К531 К555 К1531 К Серия (155) (микр К131 (мик- (быстро- (микро (стан- омощ- (мощ (ТТЛ ромощ- дейст- мощная дарт- ная) ная) Ш) ная вующая ТТЛШ) Пара ная) ТТЛШ) ТТЛШ) метры ры, Рпотр 12 1 19 2 4 1, мВт а) tзд.р.ср, нС 9 33 6 3 10 3 Uи.п, В 5 5 5 5 5 5 Uп, В 0,4 0,4 0,4 0,4 0,5 0,5 0, Самыми развитыми по номенклатуре являются ИЛЭ ТТЛ микросхем 133 (К133) и 155 (К155, КМ155).Основное отличие этих серий состоит в конструкции корпуса. Кроме того они различаются стойкостью к климати ческим и механическим воздействиям. Микросхемы серии К155 являются изделиями массового применения, а ИМС К133 применяются в специаль ной аппаратуре, в том числе военного назначения.

Основная номенклатура применяемых в настоящее время ИМС ТТЛ имеет средний уровень интеграции (около 1000 транзисторов на кристал ле).

2.3. Логические элементы эмиттерно - cвязанной логики ( ЭСЛ ) Схема базового ИЛЭ ЭСЛ типа приведена на рис.2.6. Основой ло гического элемента является транзисторный переключатель тока (VT2 и VTоп). Опорным транзистором является транзистор VTоп, а входным VT2. Параллельно входному транзистору VT2 подключается дополнитель ный входной транзистор VT1. В результате такого подключения число входных переменных равняется двум (Х1, Х2). На базу опорного транзи стора подается опорное напряжение, которое создается специальной тем пературно - компенсированной схемой. Выходное напряжение снимается с эмиттерных повторителей на транзисторах VT3 и VT4, базы которых под ключены к коллекторам входных и опорного транзисторов. Эмиттерные повторители, обладающие малым выходным сопротивлением, обеспечи вают высокую нагрузочную способность и малую постоянную времени пе резаряда емкости нагрузки, что обеспечивает высокое быстродействие ИЛЭ.

Принцип действия ИЛЭ ЭСЛ заключается в следующем. Если на обо их входах элемента действуют низкие потенциалы (X1 = X2 = 0), то транзи сторы VT1 и VT2 закрыты, а опорный транзистор VTоп открыт. При этом на выходе эмиттерного повторителя на транзисторе VT3, подключенного к коллекторам входных транзисторов, имеет место напряжение, соответст вующее логической 1, а на выходе эмиттерного повторителя на транзисто ре VT4, подключенного к коллектору опорного транзистора - логического 0. Если хотя бы на одном из входов высокий потенциал (X = 1), то соот ветствующий входной транзистор открывается, а опорный транзистор за крывается. В результате на выходах эмиттерных повторителей логические уровни изменяются на иверсные. Таким образом, на выходе Y1 реализуется логическая операция ИЛИ - НЕ, а на выходе Y2 - ИЛИ.

Принципиальной особенностью ИМС ЭСЛ является питание их от рицательным напряжением (- Uи.п), подаваемым на эмиттерные и базовые цепи. Коллекторные же цепи заземляются. При этом повышается помехо устойчивость логического элемента. Это обьясняется тем, что в случае обычного питания потребляемый по коллекторным цепям ток протекает по относительно тонкому проводнику, имеющему значительное погонное со противление. Поэтому при возникновении помехи по цепи питания на со противлении соединительного проводника в коллекторной цепи падает значительное напряжение, которое может привести к изменению логиче ских уровней сигналов на выходах эмиттерных повторителей. Учитывая, что корпусная шина всегда имеет большее сечение, целесообразно коллек торный ток пропускать по этой шине. Кроме того, для уменьшения влия ния помех по цепям питания разьединяют коллекторные цепи переключа теля тока и эмиттерных повторителей, то есть в ИМС ЭСЛ имеется два вывода коллекторного питания и один эмиттерного. К помехам, возни кающим в шине эмиттерного питания, переключатель тока менее чувстви телен, так как суммарный эмиттерный ток переключателя тока стабилен и определяется сопротивлением резистора Rэ.

Рис.2. Характеристика передачи элемента ЭСЛ для напряжения питания Uи.п= -5В приведена на рис.2.7. При выходном сигнале, соответствующем логической 1, когда транзистор эмиттерного повторителя открыт, напря жение на выходе отрицательно и равно сумме падений напряжений на пе реходах коллектор - база и база - эмиттер, что составляет - (0,8 - 1,0)В.

При закрытом транзисторе эмитерного повторителя напряжение на выходе равно - 1,6 В Рис.2. Логические уровни элементов ЭСЛ непосредственно не совместимы со схемами ТТЛ, т.к. находятся в отрицательной области напряжений.

Таблица 2. Пара- Рпот. ср., tзд. р. ср., U 0, В U 1, В метры Uи.п., В Uп, В мВт Серия нС ИМС К 500 - 5,2 - 1,63 - 0,98 0,1 2,9 К 1500 - 4,5 - 1,61 - 1,03 0,1 1,4 Наибольшее применение получили серии ЭСЛ К500 и К1500. Срав нительная характеристика элементов этих серий приведена в таблице 2.3.

2.4 Логические элементы на КМОП – транзисторах Основу логических элементов данного типа составляют ключи на КМОП-транзисторах. Принципиальная схема двухвходового логического элемента И-НЕ на КМОП - транзисторах приведена на рис.2.8,а Схема представляет собой два КМОП-ключа, ключевые транзисторы (VT1,VT3) которых соединены последовательно, а нагрузочные (VT2,VT4) - параллельно. Если на оба входа подаются сигналы логической 1, то клю чевые транзисторы открыты, а нагрузочные - закрыты, и выходное напря жение соответствует уровню логического нуля. При подаче хотя бы на один из входов логического 0 ключевой транзистор закрывается, и на вы ходе логического элемента появляется напряжение высокого уровня, т.е.

сигнал логической 1. Таким образом, рассмотренная схема реализует опе рацию И-НЕ.

б) Рис. 2. На рис.2.8,б приведена схема двухвходового логического элемента ИЛИ-НЕ. Она отличается от приведенной выше тем, что ключевые транзи сторы соединены параллельно, а нагрузочные - последовательно.

Параметры серий КМОП логических элементов приведены в таб.2.4.

Таблица 2. Парамет ры U 0, В U 1, В Uи.п, В Uп, В tзд. р. ср, нС Рср, Вт Серии 2.10 - К176 9 0,05 7,7 0,9 4.10 - К561 3 - 15 0,01 Uи.п 2,5 6. 10 - К1561 3 - 18 0,01 Uи.п Рассмотренные примеры схем логических КМОП элементов показы вают, что они проще схем ТТЛ - элементов и содержат меньшее число транзисторов. Это обусловлено тем, что МОП - транзисторы имеют очень большое входное сопротивление и управляются напряжением, а не током.

Кроме того, отсутствие резисторов и малая площадь, занимаемая транзистором, позволяют достигнуть высокой плотности элементов и, сле довательно, степени интеграции, что обусловлено малой потребляемой мощностью в статическом состоянии. На предельной частоте переключе ния (около 1 Мгц) потребляемая мощность приближается к мощности, по требляемой ТТЛ - элементом.

Интегральные инжекционные логические элементы ( И2Л ) 2.4.

Интегральные инжекционные логические элементы являются одной из современных разработок и широко применяются в различных устройст вах цифровой автоматики и ЭВМ. Для построения микросхем И2Л исполь зуется базовая структура, состоящая из двух биполярных транзисторов (рис.2.9,а). Транзистор VT0 p - n - p типа выполняет функцию инжектора носителей заряда, а многоколлекторный n - p - n транзистор VT1 работает как инвертор. Микросхемы И2Л изготавливают на n+- подложке, которая служит не только конструктивной основой ИМС, но и общим электродом, обьединяющим эмиттеры всех инверторов ( рис.2.9,б ). При этом отпадает необходимость в изоляции друг от друга отдельных элементов, что приво дит к заметному уменьшению площади, занимаемой базовой структурой, и повышению функциональной плотности элементов И2Л.

Такая структура размещается на площади одного обычного транзи стора. Толстый эпитаксальный n - слой, выращенный на поверхности n+ подложки, служит эмиттерной областью для p-n-p транзисторов инжекто ров. Этот же слой, расположенный между эмиттером и коллектором p-n-p - транзисторов инверторов, является их базовой областью. Особенностью ИМС является то, что один и тот же инжектор может использоваться для нескольких инверторов при соответствующей симметрии топологии, ис ключающей неравномерность распределения тока.

Рис.2. Принцип действия элемента И2Л заключается в следующем. К эмит теру транзистора VT0, выполняющего роль инжектора тока в базу инвер тирующего транзистора VT1, постоянно подключен источник питания Uи.п, под действием которого через токозадающий резистор Rи протекает ток инжектора Iи. В зависимости от состояния входа элемента (разрыв цепи или короткое замыкание на корпус) транзистор VT1 будет открыт или закрыт соответственно.Если состояние короткого замыкания обозначить через логический 0, а состояние разрыва - через логическую 1, то можно утверждать, что рассмотренный элемент выполняет функцию инвертора.

В практических схемах ИЛЭ с инжекционным питанием выход одно го инвертора соединяется со входом другого, а инжектор является общим для всего кристалла. Напряжение питания Uи.п составляет 1 - 1,5 В.

При этом ток инжектора I и может изменяться в широких пределах варьи рованием величины сопротивления резистора R и, который для уменьше ния мощности рассеивания на кристалле располагается вне корпуса ИМС.

Типовые значения уровней логической 1 и логического 0 составляют U1 = Uбэнас = 0.8 В, U0 = Uкэнас = 0,2 В. Таким образом, перепад логических уровней составляет 0,6 В, т.е. элементы И2Л обладают сравнительно низ кой помехозащищенностью.

Путем соединения выходов (коллекторов) двух инверторов и под ключения к точке соединения нагрузочного инвертора реализуются опера ции ИЛИ - НЕ и ИЛИ ( рис.2.9,в ). Так как логический базис ИЛИ - НЕ яв ляется функционально полным, то, используя элементы И2Л с монтажным соединением выходов, можно реализовать любую логическую функцию.

Путем соединения выходов (коллекторов) двух инверторов и под ключения к точке соединения нагрузочного инвертора реализуются опера ции ИЛИ - НЕ и ИЛИ ( рис.2.9,в ). Так как логический базис ИЛИ - НЕ яв ляется функционально полным, то, используя элементы И2Л с монтажным соединением выходов, можно реализовать любую логическую функцию.

Микросхемы И2Л характеризуются низким энергопотреблением (ме нее 1 мкВт на ЛЭ), требуют низковольтного источника питания, позволяют почти на порядок увеличить функциональную плотность логических эле ментов на кристалле. Однако они имеют меньшее быстродействие по срав нению с элементами ЭСЛ и ТТЛШ и более низкую помехозащищенность.

Кроме того, элементы И2Л требуют специальных мер по сопряжению с микросхемами других классов. Поэтому И2Л обычно дополняется элемен тами ТТЛШ так, чтобы можно было использовать достоинства той и дру гой при создании сложных функциональных устройств в виде БИС с высо кой степенью интеграции. Эти схемы уступают схемам на МОП - транзи сторах по степени интеграции, но превосходят их по быстродействию.

Элементы И2Л нашли широкое применение в ИМС оперативных запоми нающих устройств 541 серии ( К541РУ1, К541РУ2 ).

2.6. Логические элементы истокосвязанной логики на полевых транзисторах с управляющим затвором Шотки ( ПТШЛ ) Основой ПТШЛ являются арсенид - галливые полупроводниковые микросхемы, активными элементами в которых служат полевые транзи сторы с управляющим переходом металл - полупроводник (затвор Шотки).

Такие транзисторы называют МЕП - транзисторами. Структура арсенид галлиевого МЕП - транзистора показана на рис. 2.10. Транзистор создан на подложке 1 из нелегированного арсенида галлия, который имеет слабо вы раженную проводимость р - типа. У поверхности подложки методом ион ного легирования формируют сильнолегированные области n+ - типа (2) истока и стока,а затем тонкий слой канала (3) n - типа. На поверхность подложки над слоем 3 нанесен металлический электрод затвора в виде сплава титан - вольфрам. Металлические электроды стока и истока созда ются из композиции золото - германий. На поверхность подложки, не ис пользуемую для контактов, наносят слой диэлектрика 5, например, дву окиси кремния. Металлический электрод затвора образует со слоем 3 вы прямляющий контакт - барьер Шотки.

Принцип действия транзистора заключается в следующем. При подаче между затвором и истоком управляющего напряжения Uз. и, а на сток - по ложительного напряжения Uс. и. толщина обедненного слоя 4 и толщина проводящего канала 3 изменяются, и, следовательно, изменяется проводи мость канала и ток стока. На рис.2.10,б приведены стоко - затворные ха рактеристики для МЕП - транзисторов с нормально открытым (1) и нор мально закрытым каналами. Для цифровых микросхем ПТШЛ наиболее перспективны нормально закрытые МЕП - транзисторы, у которых Uпор0.

Эти транзисторы аналогичны МОП - транзисторам с индуцированным ка налом n - типа.

Один из основных вариантов реализации базового логического эле мента ПТШЛ приведен на рис.2.11. В структурной схеме логического эле мента (рис.4.11,а) имеются входные F1, F2 и F3 формирователи сигналов и базовый логический элемент (рис.2.11,б). Базовый элемент построен по схеме переключателя тока на основе дифференциальных пар транзисторов VT1, VT2 и VT3, VT4, резистора R1, определяющего величину тока истока, нагрузочных резисторов R2, R3 и резистора смещения R4. Резистор R предназначен для согласования по уровням напряжения выходов истоко вого переключателя тока и выходных истоковых повторителей на транзи сторах VT5 и VT6. Диоды Шотки VD1 и VD2 и транзисторы VT7, VT8 в цепях истоков выходных транзисторов необходимы для согласования со входом формирователя F3 и стабилизации выходного напряжения.

Ic Затвор (1) 5 Исток Сток Режим 4 n+ n+ Режим n обогащения обеднения Iс Полуизолирующий GaAs (2) GaAs Uз.и 0 Uпор2 Uз.и Uпор а) б) Рис.2. Формирователи F1 и F2 предназначены для согласования внешних цепей с напряжениями сигналов от 0 до 1 В с базовым элементом, в кото ром сигналы Х1 и Х2 имеют уровни 0,5 В для логической 1 и - 0,5 В для логического 0. Схема входного формировате ля аналогична схеме базового элемента: она состоит из переключателя тока и выходных истоковых по вторителей. На один из входов переключателя тока подано формируемое внутри кристалла опорное напряжение 0,5 В, равное входному положи тельному уровню логической 1. Формирователь преобразует этот сигнал в парафазный с уровнями 0,5 В.

Выходной формирователь, также построенный на основе переключа теля тока и мощного выходного ключевого элемента, обеспечивает преоб разование уровней внутренних сигналов y и y в уровни внешних сигнлов, а также необходимую нагрузочную способность ЛЭ. Между внутренней логической схемой и выходом формирователя F3 включаются два - три каскада усиления мощности. Это приводит к значительной величине по требляемой ИМС мощности. Однако, при реализации ПТШЛ на основе маломощных базовых ЛЭ, общая потребляемая мощность в расчете на один логический элемент существенно снижается, поскольку мощные формирователи, определяющие энергопотребление, будут включены толь ко на выходе ИМС.

Рис.2. Типовой микросхемой ПТШЛ является ИМС К6500. Особенностями данной микросхемы являются:

а) cверхвысокое быстродействие (частота переключения 1 ГГц и вы ше), что требует применения микрополосковых или коаксиальных линий;

б) два источника питания: Uи.п1 = 4 В, Uи.п 2 = - 2,45 В;

в) ток, потребляемый выходным формирователем составляет до мА, тогда как внутренние логические элементы потребляют ток до 1мА;

г) в связи со значительной рассеиваемой мощностью должен осущест вляться отвод тепла от корпуса ИМС;

д) ИМС способны выдерживать значительные уровни статического электричества (до 50 В), благодаря встроенным цепям защиты, в частности входным и выходым обратно включенным диодам Шотки;

Микросхемы К6500 применяются в системах цифровой связи, блоках уплотнения информации быстродействующих ЭВМ, контрольно - измери тельном оборудовании и других быстродействующих устройствах.

ГЛАВА 3. КОМБИНАЦИОННЫЕ ЦИФРОВЫЕ УЗЛЫ 3.1. Цифровые узлы, классификация и порядок синтеза 3.1.1. Понятие о цифровых узлах и их классификация Цифровыми узлами (ЦУ) называются устройства, предназначенные для обработки цифровой информации.

Под обработкой информации понимается как выполнение сложных математических или логических преобразований, так и простая запись ин формации с целью хранения и последующего считывания. В соответствии с этим цифровыми узлами являются как отдельные логические или запо минающие элементы и составленные из них функциональные узлы, так и сложные цифровые устройства.

В общем случае на входы цифрового узла (рис. 3.I) подается множе ство двоичных переменных Х(Х0, Х1, Х2, …Хm-1), а с выходов снимается множество двоичных переменных Y(Y0, Y1, Y2…Yn-1).

Рис. 3.I Связь между входными и выходными переменными отображается в общем случае равенством Y Х (3.I) где - некоторый оператор, реализуемый цифровым узлом.

Оператор может быть представлен, например, рядом булевых функций в алгебраической или любой другой форме.

Смена значений входных переменных происходит в пределах отрезка вре мени, называемого тактом. В зависимости от характера связи входных и выходных переменных с учетом изменения их во времени (по тактам) ЦУ разделяются на два класса: комбинационные и последовательностные.

Комбинационными (КЦУ) называются цифровые узлы, для которых вы ходные переменные в n-ом такте определяются только значениями вход ных переменных в этом же такте.

Y n Х n (3.2) Такие ЦУ состоят из одних лишь логических элементов "ИЛИ", "И", "НЕ" или их комбинаций. Заданному набору входных переменных всегда соответствуют одни и те же значения выходных переменных.

Последовательностными (ПЦУ) называются цифровые узлы, для которых значения выходных переменных в n-ом такте определяются значениями входных переменных не только в этом такте, но и в конечном числе пре дыдущих тактов.

Y n Х n, Х n 1,...Х n k (3.3) Последовательностный ЦУ кроме логических элементов обязательно со держит элементы памяти. Наличие элементов памяти позволяет запоми нать результаты операций с входными переменными в предыдущие такты.

С учетом этого под последовательностным ЦУ можно понимать такой ЦУ, в котором выходные переменные определяются как значениями входных переменных, так и состоянием элементов памяти в данном такте. Поэтому (3.3) можно представить в виде Y n f X n, Z n 1, (3.3,а) где Z n 1 - множество состояний элементов памяти в n-1-ом такте ( Z 0, Z 1, Z 2,...Z n 1 ).

Из (3.3,а) следует, что в последовательностном ЦУ одному и тому же набору значений входных переменных могут соответствовать различные наборы выходных переменных, так как различными могут оказаться со стояния элементов памяти.

По характеру передачи двоичных сигналов в цепях цифрового узла различают асинхронные и синхронные ЦУ.

Асинхронными называются ЦУ, в которых изменение входных сиг налов сразу же распространяется по цепям ЦУ и приводит к изменению сигналов на тех выходах, на которых это предусмотрено алгоритмом рабо ты.

Промежуток времени между перепадами входных и выходных сиг налов равен суммарной временной задержке в элементах, включенных ме жду соответствующими входами и выходами. Тактом в этом случае счита ется отрезок времени между моментами смены наборов входных сигналов.

Синхронными называются ЦУ, в которых появление выходных сиг налов и смена внутреннего состояния (в случае последовательностного ЦУ) возможны только после подачи специальных синхронизирующих (тактовых) импульсов. В комбинационных ЦУ тактовые импульсы обычно подаются на дополнительные входы элементов И (И-НЕ). Они как бы раз решают дальнейшее распространение к выходам информационных сигна лов, уже появившихся ранее на других (основных) входах этих элементов.

Разумеется, сигнал (переход из 0 в I, или из I в 0) на том или ином выходе возникает только в случаях, предусмотренных алгоритмом работы ЦУ. В последовательностных ЦУ тактовые импульсы чаше всего подаются на со ответствующие входы синхронных элементов памяти (триггеров). В этих ЦУ выходной сигнал может появляться и после окончания тактового им пульса.

3.1.2. Порядок синтеза цифровых узлов комбинационного типа Цифровые узлы комбинационного типа не содержат элементов па мяти, то есть состоят из одних лишь логических элементов. Логическое проектирование (синтез) комбинационного узла имеет целью составление такой его схемы, при которой он способен производить заданную обработ ку информации, а также удовлетворяет другим заданным требованиям.

Можно выделить следующие этапы решения этой задачи:

1. Установление связи входных и выходных переменных.

На этом этапе составляется перечень входных и выходных перемен ных с обозначением их буквами. На основании содержащегося в задании описания правил работы проектируемого узла составляется таблица ис тинности, в которой для каждого набора входных переменных указывают ся значения переменных на всех выходах. Существуют устройства, в кото рых некоторые наборы входных переменных являются запрещенными, то есть при работе они никогда не будут появляться. Для них, конечно, зна чения выходных переменных не могут быть указаны. В соответствующих строках таблицы делаются отметки, вместо которых в дальнейшем могут быть произвольно установлены факультативные значения 0 или I.

2. Определение булевых функций для каждого выхода в алгебраиче ской форме.

Таблица истинности отображает оператор, реализуемый данным ЦУ.

Но для последующих этапов синтеза удобно представить оператор в виде системы булевых функций в алгебраической форме.

При m входах и n выходах система содержит n функций от m аргу ментов.

Y1 f 1 X 1, X 2,...X m ;

Y2 f 2 X 1, X 2,...X m ;

(3.4)......................................

Yn f n X 1, X 2,...X m.

Обычно на основании таблицы истинности получают эти функции в виде СДНФ.

3. Минимизация булевых функций.

С целью получения схемы узла, содержащего минимальное количество наиболее простых (с наименьшим числом входов) элементов, производят упрощение булевых функций в СДНФ, полученных из таблицы истинно сти. При числе аргументов m 6 это делается с помощью карт Карно. При m 6 группирование минтермов на карте Карно становится сложным. Бо лее удобным может быть числовой метод Мак-Класки. Во всех этих случа ях упрощенные функции получаются в виде ДНФ.

Если исходные функции не полностью определены, то при минимизации они произвольно доопределяются на запрещенных наборах таким образом, чтобы получить в результате более короткие результирующие выражения.

Основная цель минимизации состоит в построении наиболее экономичной общей схемы узла. Поэтому булевые функции рассматриваются не авто номно, а как система функций одних и тех же аргументов. В процессе ми нимизации стремятся получить элементарные конъюнкции, которые по вторялись бы в разных функциях (для разных выходов) максимальное чис ло раз. При этом соответствующая логическая операция может выполнять ся одним элементом с разветвлением выходного сигнала на несколько на правлений.

Карты Карно для всех функций обычно изображаются на одном листе, что облегчает нахождение одинаковых объединений квадратов на картах для нескольких функций.

4. Выбор серии микросхем.

Серия микросхем для проектируемого узла выбирается на основании тре бований задания и рекомендаций по выбору ИМС. Основной, а иногда и решающей характеристикой серии является быстродействие. Следует иметь в виду, что в задании, как правило, предъявляются требования по быстродействию всего узла (тактовая частота или допустимая временная задержка). На основании количественного выражения этого требования рассчитывается допустимая временная задержка для каждого элемента.

При решении этой задачи для определения глубины схемы в некоторых случаях целесообразно составить предварительную функциональную схе му. Если две или более серии удовлетворяют требованиям по быстродей ствию, целесообразно применять ту, которая обеспечивает меньшую по требляемую мощность. Иногда допустимо применение нескольких взаимо заменяемых серий одной группы, например, с целью снижения общей по требляемой мощности. При выборе серии важно также учитывать возмож ность применения микросхем с наиболее высоким уровнем интеграции.

В некоторых случаях выбор серии предопределен тем, что она применяет ся в других узлах устройства, в которое входит и проектируемый узел.

5. Преобразование булевых функций к виду, удобному для реализации их элементами выбранной серии.

В основе большинство серий интегральных ИМС лежат ЛЭ "И-НЕ", либо "ИЛИ-НЕ". Как правило, каждый из этих элементов составляет функ ционально полный набор, позволяющий реализовать функцию любой сложности. После выбора серий все минимизированные функции проекти руемого узла преобразуются таким образом, чтобы они содержали только операцию Шеффера "И-НЕ", либо операцию Пирса "ИЛИ-НЕ". Для такого преобразования применяется теорема двойственности (де Моргана). Если в выбранной серии содержатся элементы "И-ИЛИ-НЕ" либо их можно соз дать применением расширителей, необходимо стремиться к широкому ис пользованию таких элементов. Подходящие для этого случая выражения в булевых функциях получаются при минимизации путем склеивания мин термов, входящих в отрицание функции, то есть объединение на карте Карно нулей, а не единиц.

3.1.3. Состязания сигналов. Способы обеспечения функциональной надежности цифровых узлов Состязанием сигналов называется нарушение временных соотноше ний в моментах прихода входных сигналов на ЛЭ, порождаемое разностью временных задержек. Состязания сигналов могут быть опасными и неопас ными. Состязания называются опасными, если они приводят к появлению ложных сигналов на выходе ЦУ. Если же в данной схеме, несмотря на на личие состязающихся параллельных цепей, не могут возникнуть неалго ритмические перехода, состязания называются неопасными.

По характеру возможных неалгоритмических переходов различают статические и динамические состязания.

Статические состязания имеют место тогда, когда при очередном наборе входных переменных значение переменных на данном выходе не должно измениться, но в результате состязания в течение времени пере ходного процесса появляются два неалгоритмических перехода, образую щих импульс. Пусть двоичные сигналы X 1 и X 2 (рис. 3.2,а) подаются на входы логического элемента И по двум параллельным ветвям, состоящим из четного числа инверторов. Количество инверторов в верхней ветви больше, чем в нижней, то есть K 1 K 2. Следовательно, и среднее время задержки сигнала X 1 на входе элемента И будет больше, чем для сигнала X 2. Как следует из графиков (рис. 3.2,б), различное время задержки сиг налов X 1 и X 2 приводит к появлению на выходе F ложной единицы в течение времени t u K 1 K 2 t зд. р.ср., хотя в соответствии с логикой ра боты схемы и времени прихода сигналов X 1 и X 2 выходной сигнал дол жен быть равен нулю, т. е. F X 1 X 2 0.

Динамические состязания возникают в случаях, когда значение вы ходной переменной Yi, в данном такте должно измениться от 0 к I или от I к 0, но этому переходу предшествует пара неалгоритмических переходов, причем первый из них по виду совпадает с алгоритмическим (рис. 3.3).

Наиболее неблагоприятными считаются статические состязания, так как ложный импульс, который получается в результате этого, может быть зафиксирован элементом памяти. Но и динамические состязания иногда могут привести к неправильной работе узла. Так, если указанный на рис.

3.3 сигнал Yi подается на Т-триггер, то он будет срабатывать 2 раза вместо одного. В зависимости от места возникновения состязаний по отношению к данному устройству различают состязания на входах и состязания в ЛЭ самого устройства.

Рис.3. Состязания в ЛЭ, как было показано ранее, обусловлены разностью времен задержки перепадов в параллельных цепях. Важно отметить, что это явление может происходить и при одинаковом числе однотипных эле ментов в состязающихся цепях, так как величина времени задержки эле мента обычно имеет значительный разброс.

Рис.3. Состязания на входах состоят в том, что изменение сигналов на раз ных входах происходит неодновременно. Они также являются следствием неодинаковой задержки в узлах, которые служат источниками сигналов для рассматриваемого устройства, а также в соединительных переходах. В любом ЦУ, реализующем функцию двух и более аргументов, возможны состязания на входах. Разумеется, и те, и другие состязания могут быть опасными, независимо от места возникновения.

Функционально надежным называется такой ЦУ, в котором тем или иным способом исключена возможность появления опасных состяза ний.Обеспечение функциональной надежности - важнейшая задача, кото рую приходится решать при проектировании любого ЦУ. Иногда ее реше ние достигается ценою некоторого ухудшения других характеристик узла.

Основными способами обеспечения функциональной надежности являются следующие:

введение синхронизации;

установление определенного порядка смены наборов входных перемен ных;

введение в структуру узда дополнительных элементов, устраняющих опасное состязание;

коррекция опасных состязаний подбором задержек в цепях логических элементов.

Рассмотрим более подробно эти способы.

I. Введение синхронизации приводит к тому, что сигналы на выхо дах тактируемых элементов возникают только после начала очередного тактового импульса и соответствуют наборам переменных на входах эле мента в данный момент времени. При этом тактовый импульс должен по ступать после окончания переходных процессов, то есть период повторе ния импульсов синхронизации должен превышать максимальную времен ную задержку в цепях, в которых имеют место опасные состязания. Вместе с тем, введение синхронизации приводит к снижению быстродействия ЦУ.

2. В асинхронных ЦУ исключение опасных состязаний на входах возможно при установлении такого порядка смены наборов входных пере менных, при котором каждый последующий набор является соседним с предыдущим, то есть отличается только значением одной переменной. Та ким образом, при смене наборов изменяется двоичный сигнал только на одном входе, что приводит к отсутствию опасных состязаний. Однако по добный порядок смены наборов не всегда возможен.

3. Существует возможность выявить наличие опасных статических состязаний и найти дополнительные члены булевой функции, устраняю щие эти состязания, в процессе минимизации функций с помощью карт Карно (метод Хаффмана). Пусть, например, функция F трех переменных X 2, X 1, X 0 задана картой Карно (рис. 3.4,а) После минимизации получа ем F X2 X1 X1X0. (3.5) На рис. 3.4,б приведена схема, реализующая функцию F.

а б Рис. 3. Промежуточная функция F1 X 2 X 1 задерживается относительно сигнала X 1 на время 2 t зд. р.ср., а промежуточная функция F2 X 1 X 0 на время t зд. р.ср. Вследствие этого при переходе от седьмого набора к пятому на выходе возникает ложный отрицательный импульс длительностью t зд. р.ср., хотя функция F не должна изменяться, оставаясь равной I (рис.

3.5).

О наличии опасных статиче ских состязаний можно судить не только по карте Карно. Если суще ствуют соседние наборы (соседние квадраты на карте) с одинаковыми значениями функции, не вошедшие при минимизации в общие контуры покрытия, то при переходе от одно го из них к другому возможны опасные состязания. Для исключе ния опасного состязания по методу Хаффмана необходимо ввести еще одно объединение (контур покры тия), включающее в себя эти квад раты (пунктир на рис. 3.4,а).

При этом в выражение (3.5) добавляется импликанта X 2 X 0, и функция приобретает вид F X 2 X1 X 1 X0 X 2 X0. (3.6) В схеме рис. 3.4,б при этом добавляется элемент "И" со входами X и X 0, показанный пунктиром, и в логический элемент "ИЛИ" добавляется еще один вход. В силу того, что значения переменных X 2 и X 0 при пере ходе от 7-го набора к 5-му не меняются, также не изменится и значение функции F.

Однако данный метод устраняет опасные состязания не для любого порядка смены наборов входных переменных. В частности, при переходе от 7-го набора к 4-му опасные состязания сохраняются.

4. В цифровом узле подбором величин временной задержки логиче ских элементов в цепях полностью устранить появление ложных импуль сов не удается, однако их длительность может быть получена минималь ной. Ложный импульс в дальнейшем, проходя через логические элементы схемы, действует так же, как и динамическая помеха малой длительности, которая не приводит к нарушению нормальной работы ЦУ.

3.2. Преобразователи кодов 3.2.1. Двоичные коды и их классификация Кодом (от латинского "codex") называется универсальный система тический способ отображения информации при ее хранении, передаче и обработке. Код представляет систему соответствий между элементами со общений и сигналами, при помощи которых эти элементы сообщений можно зафиксировать.

Коды применяются для представления дискретной информации в ли ниях и каналах связи, системах автоматики, вычислительных устройствах и других системах, используемых в различных областях техники.

Число значений, которые может принимать каждый кодовый символ, называется основанием кода. В зависимости от основания кода, коды под разделяются на двухпозиционные (двоичные) и многопозиционные. Наи большее применение получили двоичные коды, которые и будут рассмот рены ниже.

К основным понятиям для двоичных кодов относятся кодовая ком бинация (слово), длина слова, элемент кода.

Кодовой комбинацией (словом) называется совокупность двоичных цифр (нулей и единиц), образующих двоичное число, соответствующее определенному информационному символу.

Число двоичных цифр (нулей и единиц) в кодовой комбинации (слове) называется длиной кодовой комбинации (слова). При этом каждая двоичная цифра называется элементом двоичного кода.

По степени помехозащищенности двоичные коды делятся на обык новенные (простые) и корректирующие (избыточные). В свою очередь, обыкновенные коды делятся на равномерные и неравномерные, а коррек тирующие - на коды с обнаружением и исправлением ошибок (рис. 3.6).

Рис. 3. Обыкновенным (простым) двоичным кодом называются такие коды, у которых все возможные комбинации, образуемые из данного числа эле ментов, используются для передачи информации. Число возможных ком бинаций такого кода N 2n, (3.7) где n - число разрядов кода.

В обыкновенных равномерных кодах одна комбинация отличается от другой только взаимным расположением единиц и нулей. Типичными примерами обыкновенных равномерных кодов является код 8-4-2-1, Дан ный код является позиционным, так как от позиции элемента кода (разряда) зависит его значение.

В обыкновенных неравномерных кодах комбинации отличаются друг от друга не только взаимным расположением единиц и нулей, но и их об щим количеством, то есть длительностью кодовых комбинаций.

Примером обыкновенного неравномерного кода является код Морзе, в котором элементы кодовых комбинаций - единица и нуль, используются только в двух сочетаниях: как одиночные (I и 0), или как тройные (111 и 000). Сигнал, соответствующий одной единице, называется точкой, трем единицам - тире. Элемент "0" используется как отделяющий точку от тире, точку от точки и тире от тире.Совокупность трех нулей завершает каждую кодовую комбинацию, что позволяет просто отделить одну кодовую ком бинацию от другой. На рис. 3.7 приведены примеры нескольких кодовых комбинаций.

Из рисунка видно, что время, необходимое для передачи каждого знака, неодинаково. Самая короткая комбинация в коде (буква Е) по про должительности равна 4 t 0, а самая длительная (цифра 0) - 22 t 0. В сред нем при передаче кодом Морзе требуется около 9,5 элементарных импуль сов на знак (с учетом структуры русского языка). Сопоставляя код Морзе с равномерными кодами, видим, что он примерно в полтора раза менее эко номичен, чем в 6-элементном коде, и в этом один из его недостатков. К по ложительным свойствам этого кода следует отнести высокую помехо устойчивость и возможность приема на слух, благодаря чему он находит применение в радиосвязи.

Рис. 3. К неравномерным обыкновенным кодам относится и двоичный код.

Из таблицы 3.I следует, что для передачи 16 информационных символов требуется 8 кодовых комбинаций из 4 элементов, 4 из 3 элементов, 2 из 2 и 2 из 1 элемента. Таким образом, для передачи различных комбинаций по требуется различное время: для четырехэлементных 4 t 0, для трехэлемент ных 3 t 0 и т.д. Такая неравномерность в длине кодовых комбинаций ус ложняет построение автоматических буквопечатающих и преобразующих устройств, а также исключает возможность разделения комбинаций. По этому для таких устройств предпочтительно иметь одинаковое число эле ментов в каждой кодовой комбинации. Для этого в комбинации, приведен ные в таблице 3.I и содержащие менее 4 элементов, добавляют слева столько нулей, сколько необходимо для получения четырехэлементных комбинаций. При этом двоичный код преобразуется в обыкновенный рав номерный код 8-4-2-1. При передаче сообщений обыкновенными кодами возможность обнаружения ошибки исключается, так как всякая ошибка выражается в замене 0 на I или I на 0, что превращает данную комбинацию в другую. Для обнаружения ошибки используется повторная передача комбинации. Вместо систематических повторных передач, на которые за трачивается дополнительное время и которые не всегда позволяют обна ружить устойчивую ошибку, применяют избыточные (корректирующие) коды.

Избыточным (корректирующим) кодом называется код, в котором для представления информации используется лишь часть всех возможных информационных комбинаций или разрядов слова. Другая часть комбина ций является запрещенной. Появление запрещенных комбинаций расцени вается как ошибка и фиксируется системами контроля.

Таблица 3.I № Двоичный Код с проверкой на Код Хемминга Код 8-4-2-I ком- четность код 8-4-2-1-контр. 8-4-2-1-S3-1-S2-S би нации 0 0 0000 00000 1 1 0001 00011 2 10 0010 00101 3 11 0011 00110 4 100 0100 01001 5 101 0101 01010 6 110 0110 01100 7 111 0111 01111 8 1000 1000 10001 9 1001 1001 10010 10 1010 1010 10100 11 1011 1011 10111 12 1100 1100 11000 13 1101 1101 11011 14 1110 1110 11101 15 1111 1111 11110 Например, в коде 8-4-2-1 все 16 комбинаций используются для пред ставления десятичных чисел от 0 до 15. Любая ошибка дает новую, но опять-таки разрешенную комбинацию, то есть одно из чисел от 0 до 15. В результате ошибка останется необнаруженной. Если наложить запрет на часть комбинаций, например 8, а остальные 8 использовать для изображе ния чисел от 0 до 7 (таблица 3.2), то любая ошибка в любом разряде при ведет к появлению запрещенной комбинации, которая и будет обнаружена.

Таблица 3. Десятичное Десятичное Код 8 - 4 - 2 - I Код 8 - 4 - 2 - I число число 0 (0) 0000 4 (9) I (3) 0011 5 (10) 2 (5) 0101 6 (12) 3 (6) 0110 7 (15) IIII Поскольку для изображения чисел от 0 до 7 обыкновенным кодом достаточно иметь только три разряда, то представленный в таблице код является избыточным, так как для представления этих же восьми десятич ных чисел используется четыре разряда. Однако проигрыш в избыточности дает выигрыш в возможности обнаружения ошибки без повторной переда чи комбинации. В скобках в таблице 3.2 приведено десятичное число, со ответствующее кодовой комбинации обыкновенного двоичного кода.

Избыточность кода определяется соотношением n Ru, (3.8) m где n - число разрядов слова, применяемого для передачи информа ции;

m - число разрядов слова, необходимых для передачи информа ции.

Наиболее широкое применение для обнаружения ошибок получил избыточный код с проверкой на четность. Этот код образуется добавлени ем к группе информационных разрядов одного избыточного (контрольно го) разряда (таблица 3.I).

При формировании кода слова в его контрольный разряд записыва ется 0 или I таким образом, чтобы сумма единиц в слове, включая кон трольный разряд, была четной. Если при приеме информации обнаружива ется, что в принятом слове значение контрольного разряда не соответству ет четности суммы единиц слова, это воспринимается как признак ошибки.

Код с проверкой четности обнаруживает все одиночные ошибки и все слу чаи нечетного числа ошибок (3, 5, 7 и т.д.). При одновременном возникно вении двух или другого четного числа ошибок код с проверкой четности их не обнаруживает (четность при этом не нарушается). Код с проверкой четности имеет небольшую избыточность и широко применяется в совре менных ЭВМ для контроля передачи информации как между устройства ми, так и внутри самих устройств.

При поразрядной последовательной во времени передаче слова (по следовательный код) контроль по четности легко реализуется путем ис пользования триггера со счетным входом, на который поступает переда ваемая информация. После прохождения всех информационных символов он должен оказаться в состоянии 0, если число единиц было четным, или в состоянии I, если число единиц нечетно.

В некоторых случаях осуществляют кодирование и проверку слов на нечетность, что позволяет контролировать полное пропадание информа ции, поскольку кодовое слово, состоящее из нулей, будет относиться к за прещенным.

При параллельной передаче информации, когда все разряды слова подаются на ЦУ одновременно (параллельный код), обычно применяют логические схемы определения четности суммы единиц, рассмотренные в параграфе 3.5.2.

Одним из распространенных избыточных кодов, позволяющих не только обнаруживать, но и исправлять одиночные ошибки, является код с проверкой на четность, разработанный Хеммингом в 1950 году.

В этом коде из n разрядов передаваемого слова m разрядов исполь зуются для передачи информационных комбинаций, а k n m - в качест ве контрольных. Все m информационных разрядов разбиваются на кон трольные группы. Каждый контрольный разряд закрепляется за опреде ленней группой. Перед передачей в контрольные разряды записываются символы 0 или I, являющиеся знаками четности соответствующей группы.

3.2.2. Преобразователи кодов и их синтез Преобразователем кодов или кодопреобразователем называется цифровой узел с m входами и n выходами, преобразующий один парал лельный двоичный код в другой. В общем случае m n, но часто встреча ется задача преобразования различных четырехзначных двоичных кодов десятичных цифр. Множество таких двоичных кодов обеспечивает просто ту выполнения арифметических операций, возможность контроля резуль татов, исправления ошибки и т.д.

В таблице 3.3 помещены изображения десятичных цифр от 0 до различными кодами. Коды 8-4-2-1 и 2-4-2-1 относятся к позиционным (взвешенным) кодам с указаниями в названии веса двоичных разрядов. Код "с избытком 3" образуется из кода 8-4-2-I прибавлением числа 3. Код Грея относится к так называемым циклическим кодам. В нем кодовые комбина ции двух соседних чисел отличаются лишь в одном двоичном разряде. В код 2 из 5 значения двух элементов кода из пяти равны единице.

Таблица 3. Десятич- Код ная цифра Код 2-4-2-1 Код "2" из "5" Код Грея с избытком 0 0000 0011 00011 1 0001 0100 00101 2 0010 0101 00110 3 0011 0110 01001 4 0100 0111 01010 5 1001 1000 01100 6 1100 1001 10001 7 1101 1010 10010 8 1110 1011 10100 9 1111 1100 11000 Оператор, выполняемый преобразователем кодов, обычно задается в виде таблицы истинности. Каждая переменная Yi, выходного кода рас сматривается как логическая функция всех переменных Х входного кода.

Таблица 3. Код 2-4-2-1 Код Грея Десятичные цифры X3 X2 X1 X0 Y3 Y2 Y1 Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 2 0 0 1 0 0 0 1 3 0 0 1 1 0 0 1 4 0 1 0 0 0 1 1 5 1 0 1 1 0 1 1 6 1 1 0 0 0 1 0 7 1 1 0 1 0 1 0 8 1 1 1 0 1 1 0 9 1 1 1 1 1 1 0 Рассмотрим в качестве примера порядок синтеза преобразователя кода 2-4-2-1 в код Грея (таблица 3.4). Представим логические функции Y1, Y2, Y3 и Y4 на основании таблицы истинности (таблица 3.4) в виде карт Карно и проведем минимизацию с использованием факультативных усло вий (рис.3.8).


Рис. 3. В результате минимизации получаем Y0 X 3 X 1 X 0 X 3 X 1 X 0 Х 3 Х 1 Х 0 X 3 X 1 X X 3 X 1 X 0 X 1 X 0 X 3 X 1 X 0 X 1 X 0, X 3 X 0 X 1 X 3 X0 X 1 X0 X 1 X Y1 X 3 X 2 X 2 X 1, Y2 X 2 X 3, Y3 X 2 X 1.

Функция Y0 реализуется на элементах сумматоров по модулю 2.

Для реализации функций Y1, Y2 используем логические элемен тыИ-НЕ. Применив теорему де-Моргана, получим:

Y1 X 3 X 2 X 2 X Y2 X 2 X 3 ;

Рис. 3. Схема преобразователя в соответствии с выражениями для функций Y0 - Y3 на элементах серии 155 ИМС 155 ЛАЗ (2И- НЕх4 ) и ИМС 155 ЛП (М2х4), с неполным использованием последней, приведена на рис. 3.9.

3.3. Шифраторы и дешифраторы 3.3.1. Шифраторы Шифратором называется КЦУ с m входами и n выходами, преобразующий сигнал I на одном из входов в n-элементный параллельный код на выходах.

Максимальное число входов m max оп ределяется числом возможных кодовых комбинаций и составляет 2 n. Условное гра фическое обозначение шифратора показано на рис.3.10. Входные шины нумеруются от до m 1, а на выходных шинах обозначает ся вес двоичного разряда n 2,2,2,2,...2. Как следует из опреде ления шифратора, только небольшая часть Рис. 3.10 наборов входных переменных таблицы ис тинности соответствует кодовым комбина n циям на выходе, остальные 2 m наборов с числом единиц больше одной являются запрещенными. Поэтому оператор, выполняемый шифратором, удобно задавать сокращенной таблицей истинности, содержащей только m строк. В качестве примера в таблице 3.5 задан шифратор с семью входа ми и тремя выходами.

Таблица 3. X1 X2 X3 X4 X5 X6 X7 Y3 Y2 Y 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 1 1 1 Как видно из таблицы, выходной код в этом примере представляет собой совокупность двоичных чисел от I до 7 (старший разряд Y3 ), соот ветствующих номеру входной переменной X i, которая равна I.

Булевы функции для трех выходных переменных составляются на основа нии отображаемых таблицей очевидных связей входных и выходных пере менных.

X 4 1, или X 5 1, или Так, переменная Y3 равна I, если или X 6 1, или X 7 1.

Таким образом Y3 X 4 X 5 X 6 X 7 ;

Y2 X 2 X 3 X 6 X 7 ;

(3.9) Y1 X 1 X 3 X 5 X 7.

Разумеется, если составить таблицу со всеми возможными наборами входных переменных, то после минимизации функций для Y1, Y2, Y3 с учетом факультативных условий были бы получены более сложным путем те же выражения (3.9).

Схема шифратора (рис.3.11) состоит из трех четырехвходовых эле ментов "ИЛИ". Если необходимо синтезировать шифратор на элементах "И-НЕ", то выражения (1.9) необходимо преобразовать с использованием теоремы де-Моргана Y3 X 4 X 5 X 6 X 7 ;

Y2 X 2 X 3 X 6 X 7 ;

(3.10) Y1 X 1 X 3 X 5 X 7.

Рис. 3. К ИМС шифраторов ТТЛ относятся КМ555ИВ1 и К555ИВ3. Микро схема КМ555ИВ1 (рис. 3.12,а) представляет собой приоритетный шифра тор, на входы I 1 I 8 которого подаются напряжения низкого уровня. На выходах Q0, Q1, Q2 появляется двоичный код, соответствующий номеру входа, оказавшегося активным. Приоритет в том случае, если на несколько входов подаются активные уровни, имеет старший по номеру. Высший приоритет у входа I 8. ИМС имеет два дополнительных выхода GS (груп повой сигнал) и E0 (разрешение от выхода), а также девятый разрешаю щий вход E 1. На выходе GS появится напряжение низкого уровня, если хотя бы на одном из сигнальных выходов Q0 - Q2 присутствует напряже ние низкого уровня. На выходе E0 появится напряжение низкого уровня, если на всех входах - высокие уровни. Совместное использование выхода E0 и входа E 1 позволяет построить многоразрядные приоритетные шиф раторы.

а б Рис.3. Микросхема К555ИВЗ (рис. 3.12,б) преобразует уровни логической I1 I единицы на одном из девяти входов в выходной двоично десятичный код на выходах Q0 Q3. К ИМС шифраторов ЭСЛ относится микросхема К500ИВ165, которая преобразует сигнал логической единицы, поданный на один из 8 входов, в двоичный трехразрядный эквивалент де сятичного номера входа. Шифратор может работать синхронно, так как на выходах комбинационной схемы включены синхронные D-триггеры.

3.3.2. Дешифраторы Дешифратором (декодером) называется КЦУ с m входами и n выхо дами, преобразующий m-элементный параллельный код, поступающий на входы, в сигнал 1 на одном из выходов.

Каждому выходу соответствует своя кодо вая комбинация на входах. Условное обозначе ние дешифратора показано на рис. 3.13. Входы обозначаются весами двоичных разрядов от 1 до 2 m 1, а выходы нумеруются от 0 до (n-1). Так как на m входах может быть 2 m наборов вход ных переменных, то максимальное число выхо дов равно nmax 2 m.

Рис.3.13 (3.11) Если используются все выходы, дешифратор называется полным, ес ли же число выходов меньше 2 m - неполным.

Линейные (одноступенчатые) дешифраторы В ряде случаев в дешифраторах номер выхода, на котором появляет ся сигнал 1, равен двоичному числу, представленному набором входных переменных. Такой дешифратор с тремя входами работает в соответствии с таблицей 3.6.

На основании таблицы 3.6 можно записать следующую систему из восьми функций Y0 X 3 X 2 X 1 ;

Y4 X 3 X 2 X 1 ;

Y1 X 3 X 2 X 1 ;

Y5 X 3 X 2 X 1 ;

(3.12) Y2 X 3 X 2 X 1 ;

Y6 X 3 X 2 X 1 ;

Y7 X 3 X 2 X 1.

Y3 X 3 X 2 X 1 ;

Таблица 3. Номер X3 X2 X1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y набора 0 0 0 0 1 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 2 0 1 0 0 0 1 0 0 0 0 3 0 1 1 0 0 0 1 0 0 0 4 1 0 0 0 0 0 0 1 0 0 5 1 0 1 0 0 0 0 0 1 0 6 1 1 0 0 0 0 0 0 0 1 7 1 1 1 0 0 0 0 0 0 0 Как видно из выражений (3.12), каждый выход дешифратора реали зует один из минтермов всех входных переменных. По функциям (3.12) строится схема дешифратора, который называется одноступенчатым или линейным (рис. 3.14,а).

Рис. 3. Он определяет собой совокупность из n элементов "И", причем, на входы их подаются все переменные X i либо в прямом, либо в инверсном виде. Следовательно, дешифратор имеет 2m парафазных входов (в данном случае 6 входов, если входные переменные снимаются, например, с триг геров). В ИМС выполняется расширение фазы с помощью двух инверторов (рис. 3.14,б). Этим создается также одинаковая для всех входов единичная нагрузка, что облегчает непосредственное соединение дешифратора с вы ходами источников входных сигналов.

Подобную схему имеет, например, дешифратор с четырьмя входами и десятью выходами в ИМС К555ИД6 (ИД10).

Дешифраторы часто выполняются синхронизуемыми. При этом чис ло входов элементов должно быть увеличено на 1.

Линейный дешифратор может быть построен и на элементах "ИЛИ НЕ", лежащих в основе, например, всех серий ИМС ЭСЛ типа. Для этого с помощью теоремы де-Моргана функции (3.12) преобразуются к виду:

Y0 X 3 X 2 X 1 ;

Y1 X 3 X 2 X 1 ;

(3.13) Y7 X 3 X 2 X 1.

По этому принципу построены ИМС дешифраторов К500ИД161 и К500ИД162. Они преобразуют поступающее на 3 входа трехразрядное двоичное число в сигнал логическая единица (ИД162) или логический нуль (ИД161) на одном из семи выходов.

Многоступенчатые дешифраторы При большом числе входных переменных m с целью сокращения необходимого числа логических элементов применяются многоступенчатые схемы, к которым относятся прямоугольные и пирамидальные дешифраторы.

В основу построения схемы прямоугольного дешифратора положены следующие операции:

1. Все m входов дешифратора разбиваются на 2 группы (при четном m – на две одинаковые группы). Для каждой группы образуются частич ные минтермы, в которые входят переменные только данной группы.

2. Производится парное логическое перемножение всех частичных минтермов первой группы со второй. При этом получается n полных мин термов. Эти две операции выполняются двумя ступенями схемы.

Пусть необходимо построить дешифратор для m 4. Если разбить входные переменные на две группы X 1, X 2 и X 3, X 4 и обозначить час тичные минтермы первой и второй групп соответственно pi и q j, полу чим:

p0 X 2 X 1 ;

q0 X 4 X 3 ;

p1 X 2 X 1 ;

q1 X 4 X 3 ;

(3.14) q2 X 4 X 3 ;

p2 X 2 X 1 ;

q3 X 4 X 3.

p3 X 2 X 1 ;

Очевидно, что система булевых функций для выходов может быть записана в виде:

Y0 q0 p0 ;

Y4 q1 p0 ;

Y8 q 2 p0 ;

Y12 q3 p0 ;

Y1 q0 p1 ;

Y5 q1 p1 ;

Y9 q 2 p1 ;

Y13 q 3 p1 ;

(3.15) Y2 q0 p2 ;

Y6 q1 p2 ;

Y10 q 2 p2 ;

Y14 q 3 p2 ;

Y3 q0 p3 ;

Y7 q1 p3 ;

Y11 q2 p3 ;

Y15 q 3 p3.

Переменные pi и q j получаются на выходах двух линейных дешиф раторов (рис. 3.15), составляющих первую ступень. Вторая ступень пред ставляет собой матричную схему из 16 двухвходовых элементов "И". Она обеспечивает получение конъюнкций q j pi и для всех индексов j и i от до 3.

Рис.3. Число ступеней дешифратора может быть и больше двух. При боль шом числе переменных в группе она может быть, в свою очередь, разбита на две подгруппы, которые объединяются собственной матричной ступе нью. Выходные переменные дешифратора образуются при этом третьей матричной ступенью. Эта третья ступень может иметь большое число эле ментов, но, в принципе, возможно составление ее из отдельных частей, ко торые содержат группы двухвходовых элементов "И", не связанных друг с другом.

Вообще прямоугольный дешифратор обладает свойством наращиваемости с целью увеличения входов и выходов.

Дешифраторы с большим числом выходов находят широкое приме нение в адресной части запоминающих устройств. В этих случаях они практически всегда строятся по прямоугольной схеме, причем последняя матричная ступень совмещается с запоминающей матрицей.


Пирамидальная схема дешифратора (рис.3.16) строится следующим образом. В первой ступени получаются четыре переменные, соответст вующие всем возможным наборам входных переменных Х 1 и Х 2. Во второй ступени происходит логическое умножение на Х 3 и Х 3, так что число выходов удваивается, в третьей ступени – на Х 4 и Х 4 и т.д.

При m входных переменных последняя ступень имеет 2 m выходов, а число ступеней m 1, причем в каждой ступени применяются только двухвходовые элементы "И" либо "ИЛИ-НЕ". На рис.3.16 приведена схема пирамидального дешифратора для m 6.

Рис.3. Прямоугольные и пирамидальные дешифраторы уступают линейным по быстродействию, так как временная задержка пропорциональна числу ступеней. Однако линейные схемы при одинаковом числе входов требуют применения более сложных логических элементов, а если m превышает максимальное число входов данного типа интегральных логических эле ментов, то реализация одноступенчатой схемы невозможна.

3.4. Мультиплексоры 3.4.1.Определения и функциональная схема мультиплексора Мультиплексор (от англ. multiplex – многократный) – это ЦУ, пред назначенный для коммутации в желаемом порядке информации, посту пающей с нескольких входных шин на одну выходную. С помощью муль типлексора осуществляется временное разделение информации, посту пающей по разным каналам. Мультиплексор подобен бесконтактному мно гопозиционному переключателю.

Мультиплексоры обладают двумя группами входов: информацион ными и управляющими и одним, реже двумя – взаимодополняющими (па рафазными) выходами. К информационным входам подводятся информа ционные каналы. К управляющим входам относятся адресные и разре шающие (стробирующие) входы. На адресные входы подается кодовая комбинация, в соответствии с которой тот или иной информационный вход подключается к выходу. Если мультиплексор имеет n адресных входов, то число информационных входов равно 2 n. Таким образом, кодовая комби нация на адресных входах определяет конкретный информационный вход, который будет соединен с выходом мультиплексора.

Разрешающий (стробирующий) вход управляет одновременно всеми информационными входами независимо от состояния адресных входов.

Запрещающий сигнал на этом входе блокирует действия всего устройства.

Наличие разрешающего входа расширяет функциональные возможности мультиплексора, позволяя синхронизировать его работу с работой других узлов. Разрешающий вход также используется для наращивания разрядно сти мультиплексора.

На рис.3.17 приведена функциональная схема и условное графиче ское обозначение простейшего мультиплексора вида "две линии в одну" (2:1). Для переключения входных информационных каналов используется один адресный сигнал А. Когда А=0, F=X0;

при А=1, F=X1, то есть узел реализует логическую функцию F A X 0 AX 1 (3.16) Рис.3. Эти же принципы положены в основу построения и более сложных схем мультиплексоров. На рис.3.18,а приведена функциональная схема ре ального мультиплексора "четыре линии в одну" (4:1) – половина микро схемы К155 КП2. Она содержит четыре информационных входа D0 – D3, два адресных входа А и В и разрешающий вход V. Вход А принадлежит младшему разряду, В – старшему разряду адресной комбинации. Когда разрешающий вход находится под высоким потенциалом V=1, один из входов логических элементов "И" будет под низким V 0, так как сигнал подается через инвертор и, следовательно, на их выходах также будут ну левые уровни независимо от состояния остальных входов. Выходной сиг нал в этом случае также будет F=0.

Схема управления выполнена таким образом, что при поступлении на вход разрешающего сигнала V=0 любые комбинации сигналов на ад ресных входах А и В (00, 01, 10, 11) создают условия, при которых на вы ходе обеспечивается селекция одного их информационных входов (D0, D1, D2, D3). Так, например, двоичное число 10 на адресных входах обеспечива ет селекцию шины D2.

а) б) Рис.3. Это следует из таблицы истинности рассматриваемого мультиплек сора (таблица 3.8) и его логической формулы (3.17).

F V B A D0 B AD1 BA D2 BAD3 (3.17) В мультиплексорах ТТЛ входные информационные сигналы прохо дят через несколько логических элементов. Поэтому такие приборы могут обрабатывать только цифровые сигналы, логические уровни которых на ходятся в пределах, допустимых для ИМС ТТЛ.

Таблица 3. Входы Выход F V B A 0 0 0 D 0 0 1 D 0 1 0 D 0 1 1 D 1 X X Мультиплексоры КМОП строятся на основе дешифраторов и двуна правленных вентильных ключей. Поэтому такие мультиплексоры с равным успехом могут быть использованы и в обращенном режиме в качестве де мультиплексоров – узлов, коммутирующих сигналы от одной шины к не скольким. Такие мультиплексоры могут обрабатывать и аналоговые сигна лы. Условное графическое обозначение мультиплексора К155 КП2 пред ставлено на рис.3.18,б. Микросхема К155 КП2 содержит в одном корпусе два мультиплексора вида 4:1. Каждая секция имеет четыре информацион ных входа D0 D3, разрешающий вход V, а также прямой по отношению к информационным входам выход F. Два адресных входа А и В – общие для обоих мультиплексоров, причем вход А – младший разряд.

3.4.2. Способы наращивания числа информационных входов В мультиплексорах, выпускаемых в виде самостоятельных ИМС, число информационных входов не превышает 16. Большее число входов обеспечивается путем наращивания. Наращивание можно выполнять дву мя способами:

объединением нескольких мультиплексоров в пирамидальную схему;

последовательным соединением разрешающих входов мультиплек соров.

На практике применяются оба способа соединения: пирамидальное и последовательное.

Пирамидальные мультиплексоры строятся по ступенчатому принци пу, причем обычно применяются две-три ступени. Пирамидальный харак тер схемы состоит в том, что каждая ступень, начиная с первой, имеет больше входов, чем последующая. Младшие разряды кода адреса подают ся на адресные входы первой ступени, а ступеням более высокого ранга соответствуют старшие разряды адресного кода.

На рис.3.19 показан вариант мультиплексора 32:1 на основе прибо ров 8:1 и 4:1. Чередование сигналов на адресных входах СВА (000, 001, 010, 011, 100, 101, 110, 111), микросхем DD1-DD4 одновременно коммути рует входы Х 0 Х 7 на шину У 0, входы Х 8 Х 15 на шину У 1, Х 15 Х на шину У 2 и Х 24 Х 31 на шину У 3. Адресу СВА=100, например, соот ветствует поступление сигналов с X 4 на У 0 ;

с X 12 на У 1 ;

с X 20 на У 2 и с X 28 на У 3.

Мультиплексирование шин У 0 У 3 происходит при смене сигналов на адресных входах высших разрядов ЕD (микросхема DD5) от 00 до 11.

Если требуется, чтобы выход F был соединен с входом X 24, то ЕD должно быть равно 11 (код шины У 3 ), а код шины X 24 - CВА=000.Следовательно, информационному входу X 24 соответствует адрес ЕDCВА=11000.

Рис.3. Общее число информационных входов при однотипных мультиплек сорах младшей ступени равно произведению числа входов отдельных мультиплексоров и числа мультиплексоров:

N P, (3.18) N вх. общ. вх. MX где N вх.MX -число входов отдельного мультиплексора;

Р- число мультиплексоров.

Для очень больших N вх.общ. может понадобиться третий ряд (ступень) мультиплексора.

Недостатками пирамидального наращивания следует считать повы шенный расход микросхем, а также сравнительно невысокое быстродейст вие из-за суммирования задержек при последовательном прохождении сигналов по ступеням пирамиды.

Рис.3. Способ последовательного соединения разрешающих входов на при мере получения мультиплексора 32:1 из двух 16:1 (К155 КП1) с использо ванием разрешающих входов микросхем в качестве адресных входов выс шего разряда показан на рис.3.20. Адресными входами низших разрядов служат входы АВСD. Разрешающие входы V в данном случае использу ются для подачи высшего(пятого) разряда Е: на первую схему в прямом виде, на вторую - в инверсном. Первая микросхема работает при нулевом сигнале высшего разряда (Е=0), а вторая – при единичном (Е=1).

Благодаря логическому элементу "И-НЕ", фазы сигналов на выходе будут идентичны входным.

3.4.3. Мультиплексоры как универсальные логические элементы По функциональным возможностям мультиплексоры являются очень гибкими устройствами и помимо прямого назначения могут выполнять и другие функции.

Мультиплексоры, в частности, используются для преобразования па раллельного двоичного кода в последовательный. Если управляющие сиг налы на адресных входах мультиплексора циклически менять в двоичной последовательности 00;

01;

10;

11 (эта операция легко выполняется с по мощью двоичного счетчика), то на выходе мультиплексора будут появ ляться один за другим сигналы, существующие на информационных вхо дах, в порядке номеров этих входов. Разрядность преобразуемого слова определяется числом информационных входов. Если при этом время от времени чередовать сигналы на разрешающем входе, информация на вы ходе мультиплексора будет характеризоваться псевдослучайной последо вательностью.

Мультиплексор также может работать в качестве универсального ло гического элемента, реализующую любую логическую функцию, содер жащую до m 1 переменной, где m - число адресных входов мультиплек сора. Применение мультиплексоров для реализации логических функций наиболее приемлемо, когда число переменных достаточно велико, 4-5 и более. Один мультиплексор в этом случае может заменить несколько кор пусов с логическими элементами вида "И", "ИЛИ", "НЕ" и др. Синтез та ких схем довольно прост и осуществляется на основе словесного описания функции или по таблице истинности.

Использование мультиплексора в качестве универсального логиче ского элемента основано на общем свойстве логических функции: незави симо от числа аргументов всегда ровняться логической единице или нулю.

f X n 1,..., X 1, X 0 Если на адресные входы мультиплексора подать входные перемен ные, зная, какой выходной уровень должен отвечать каждому сочетанию этих сигналов, то, предварительно установив на информационных входах потенциалы нуля и единицы согласно программе, получим устройство, реализующее требуемую функцию. Так для логической функции "исклю чающее ИЛИ" сочетаниям X 1 X 0 00 и X 1 X 0 11 соответствует значе ние логического нуля, а двум другим X 1 X 0 01 и X 1 X 0 10 - логиче ской единицы. Для выполнения этих условий достаточно подключить к ад ресным входам мультиплексора А и В сигналы X 0 и X 1 соответственно, на информационные входы D0 и D3 подать потенциал логического нуля, а на D1 и D2 - логической единицы. На разрешающий вход V при этом должен подаваться сигнал логического нуля (рис.3.21,а).

Если число аргументов равно n 1, то есть превышает число адрес ных входов, то мультиплексор следует включать несколько иначе. Пусть на основе мультиплексора 4:1 требуется составить схему, реализующую функцию трех переменных, заданную таблицей истинности (таблица 3.9).

Расчленим мысленно таблицу истинности на группы по две строки в каждой. В каждой группе X 2 и X 1 неизменны, а X 0 (аргумент младшего разряда) имеет два состояния. Выходной сигнал может иметь одно из че тырех значений: F 1, F 0, F X 0, F X 0.

Таблица 3. Рис.3. Если переменные сигналы X 2 и X 1 подключить к адресным входам мультиплексора В и А, а на информационные входы D0 D3 подать со гласно таблице истинности постоянные сигналы U 1,U 0 и переменные сигналы X 0, то такая схема (рис.3.21,б) будет удовлетворять заданным ус ловиям.

Описанный метод приемлем также для составления схем с большим числом переменных.

3.4.4. Демультиплексоры Демультиплексором называется ЦУ, в котором сигналы с одного ин формационного входа распределяются в желаемой последовательности по нескольким выходам. Выбор нужной выходной шины, как и в мультиплек соре, обеспечивается кодом на адресных входах. При K адресных входах демультиплексор может иметь в зависимости от конструкции до 2 k выхо дов. Таблица истинности демультиплексора 1:4 приведена в таблице 3.10.

Таблица 3. В А V X F0 F1 F2 F 0 0 0 0/1 0/1 1 1 0 1 0 0/1 1 0/1 1 1 0 0 0/1 1 1 0/1 1 1 0 0/1 1 1 1 0/ 0 0 1 Ф 0 1 1 0 1 1 Ф 1 0 1 1 0 1 Ф 1 1 0 1 1 1 Ф 1 1 1 Структурная логическая схема демультиплексора, синтезированого согласно таблице истинности приведена на рис.3.22.

Рис.3. Работу демультиплексора описывают следующие логические функ ции:

F0 X V B А ;

F1 X V B A ;

(3.19) F2 X V BA ;

F3 X V BA.

Как следует из определения, демультиплексор отличается от дешиф ратора тем, что у дешифратора имеется m входов и n выходов, а у де мультиплексора 1 вход и n выходов, причем n 2k, (3.20) где k -количество адресных входов.

В ряде случаев одни и те же микросхемы выполняют функции и демультиплексора и дешифратора. Так, например, микросхема К155 ИД3, условное изображение которой приведено на рис.3.23, работает как де шифратор, если на обоих разрешающих входах поддерживать уровень ло гического нуля и служит для преобразования четырехразрядного двоично го кода в сигнал "1" на одном из 16 выходов.

Для создания режима демультиплексора 1:16 на один из разрешающих входов, например, V0, подают уровень логического нуля, а другой ( U 1 ) используют в качестве информационного. Кодовая комбинация на входах D0, D1, D2, D3 переводит один из 16 выходов в активное состояние. Сигналы на активном выходе по вторяют в прямом виде сигналы, поступающие на раз Рис.3.23 решающий вход (V1 ).

3.5. Сумматоры 3.5.1. Общие сведения об арифметических цифровых уздах.

Рассмотренные ранее комбинационные узлы выполняли логические функции. Для описания их поведения используется аппарат алгебры логи ки. Входные и выходные сигналы высокого и низкого уровней оценива лись соответственно как логическая единица и логический нуль.

Дискретная техника оперирует и другим классом комбинационных узлов, назначение которых состоит в выполнении арифметических действий с двоичными числами: сложения, вычитания, умножения и деления. Такие цифровые узлы называют арифметическими. К арифметическим узлам от носятся также ЦУ, выполняющие специальные арифметические операции, такие, как выявление четности или нечетности заданных чисел и их срав нение. Особенность арифметических узлов состоит в том, что сигналам приписываются не логические, а арифметические значения 1 и 0 и дейст вие над ними подчиняется законам двоичной арифметики. Хотя арифмети ческие узлы оперируют с численными величинами, для описания их рабо ты также удобно пользоваться таблицами истинности. Арифметические узлы широко используются в ЭВМ и достаточно часто в аппаратуре ин формационно-измерительной техники. Арифметические узлы выпускаются в виде готовых изделий в составе многих серий цифровых микросхем.

Важнейшая из арифметических операций - сложение (суммирование).

Помимо прямого назначения она используется и при других операциях:

вычитание - это сложение, в котором вычитаемое вводится в обратном или дополнительном коде, а умножение и деление - это последовательное сло жение и вычитание.

Сумматорами называются цифровые узлы, выполняющие операцию сложения двоичных чисел. В устройствах дискретной техники суммирова ние осуществляется в двоичном или двоично-десятичном кодах. По харак теру действия сумматоры подразделяются на 2 категории:

а) комбинационные - как и все рассмотренные ранее узлы, не имею щие элементов памяти;

б) накопительные - сохраняющие результаты вычислений.

В свою очередь, каждый сумматор, оперирующий с многоразрядными сла гаемыми, в зависимости от способа обработки чисел, может быть отнесен к последовательному или параллельному типу.

Сумматоры, выполненные в виде самостоятельных микросхем, комбинационные, и в дальнейшем только они и будут рассматриваться.

Как последовательные, так и параллельные сумматоры строятся на основе одноразрядных суммирующих схем. Сложение чисел в последова тельных сумматорах осуществляется поразрядно, последовательно во вре мени. В сумматорах параллельного действия сложение всех разрядов мно горазрядных чисел происходит одновременно.

3.5.2. Полусумматоры Полусумматором называется комбинационный цифровой узел, обеспечивающий выполнение операции арифметиче ского сложения двух одноразрядных чисел А и В. Ус ловное графическое обозначение полусумматора пока зано на рис. 3.24. Полусумматор имеет два входа А и В для двух слагаемых и два выхода S (сумма) и Р (пере нос). Обозначением полусумматора служат буквы HS (halfsum полусумма). Работу устройства отражает таб лица истинности 3.11.

Рис.3. Таблица 3 А В S P 0 0 0 0 1 I I 0 I I 1 0 При сложении в двоичной системе счисления двух одноразрядных чисел получаются результаты, приведенные на рис.3.25.

Рис.3. Логическая структура полусумматора такова, что состояние выхода S отображает бит суммы, а выхода P - бит переноса. Это следует из таблицы истинности полусумматора, работа которого описывается следующими уравнениями:

(3.24) S AB A B A B P A B (3.25) Выражение 3.24 для выхода S как и столбец S таблицы истинности, полностью совпадает с уравнением для логического элемента "Исключающее ИЛИ". Это обстоятельство объясняет, почему операцию "Исключающее ИЛИ" иногда называют сумматором по модулю 2 и обозначают в соответствии с рис. 3.26,а.

Рис.3. Логическая структура полусумматора в общем виде приведена на рис. 3.26,б. Для реализации структуры в развернутом виде на логических элементах "И-НЕ" преобразуем выражение (3.24) с использованием теоремы де-Моргана (3.26) S AB A B AB A B Реализация структурной схемы полусумматора, в соответствии с выражением (3.26), приведена на рис. 3.26,в.

Решение некоторых вопросов преобразования цифровой информации требует применения многовходовых сумматоров по модулю 2, называемых также узлами проверки на четность для кодов с проверкой на четность. Сигнал единица на выходе такого узла появляется только в случаях, когда набор входных переменных содержит четное число единиц.

Многовходные узлы контроля четности выполняются в виде ИМС повышенного уровня интеграции. Так, ИМС 155 ИП2 имеет 8 информаци онных входов и два выхода четности и нечетности. Структура таких ИМС представлена на рис.3.27.

Рис.3. На выходе S такой ИМС логическая "I" появится только в случае, когда количество единиц на входах А В С D... N четно, а на выходе S нечетно.

3.5.3.Полные сумматоры Полным сумматором называется комбинационный цифровой узел, предназначенный для сложения двух n-разрядных двоичных чисел. Проце дуру сложения двух n разрядных двоичных чисел можно представить в ви де, показанном на рис. 3.28.

Сложение цифр А1 и B1 младшего разряда дает бит суммы S1 и бит переноса Р1. В следующем (втором) разряде происходит сложение цифр Р A2 и B2, которое формирует сумму S2 и перенос Р2. Операция поразрядного сложения длится до тех пор, пока не будет сложена каждая пара цифр во всех разрядах.

Результатом сложения будет число S= Рn Sn.....S2S1, где Рn. и SI отображают I и 0, полученные в результате поразрядного сложения.

Полусумматор имеет два входа и пригоден, поэтому для использо вания только в младшем разряде. Устройство для суммирования двух мно горазрядных чисел должно иметь, начиная со второго разряда, три входа.

два для слагаемых Аi и Вi и один для сигнала переноса Рi-1 с предыдущего разряда.

Рис.3. Проведем синтез полного сумматора.

Исходя из таблицы истинности (таблица 3.12), можно записать следующие логические функции в СДНФ для сигналов суммы и переноса.

S i Ai B i Pi 1 Ai B i Pi 1 Ai Bi Pi 1 + Ai Bi Pi 1 ;

(3.27).

Pi Ai Bi Pi 1 Ai B i Pi 1 Ai B i Pi 1 Ai Bi Pi 1 (3.28) Таблица 3. Номер Входы Выходы строки Ai Bi Pi-1 Pi Si 0 0 0 0 0 1 0 0 1 0 2 0 1 0 0 3 0 1 1 1 4 1 0 0 0 5 1 0 1 1 6 1 1 0 1 7 1 1 1 1 Преобразуем выражения 3.27 и 3.28 к виду, удобному для реализа ции на полусумматорах.



Pages:     | 1 || 3 | 4 |   ...   | 7 |
 





 
© 2013 www.libed.ru - «Бесплатная библиотека научно-практических конференций»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.