авторефераты диссертаций БЕСПЛАТНАЯ БИБЛИОТЕКА РОССИИ

КОНФЕРЕНЦИИ, КНИГИ, ПОСОБИЯ, НАУЧНЫЕ ИЗДАНИЯ

<< ГЛАВНАЯ
АГРОИНЖЕНЕРИЯ
АСТРОНОМИЯ
БЕЗОПАСНОСТЬ
БИОЛОГИЯ
ЗЕМЛЯ
ИНФОРМАТИКА
ИСКУССТВОВЕДЕНИЕ
ИСТОРИЯ
КУЛЬТУРОЛОГИЯ
МАШИНОСТРОЕНИЕ
МЕДИЦИНА
МЕТАЛЛУРГИЯ
МЕХАНИКА
ПЕДАГОГИКА
ПОЛИТИКА
ПРИБОРОСТРОЕНИЕ
ПРОДОВОЛЬСТВИЕ
ПСИХОЛОГИЯ
РАДИОТЕХНИКА
СЕЛЬСКОЕ ХОЗЯЙСТВО
СОЦИОЛОГИЯ
СТРОИТЕЛЬСТВО
ТЕХНИЧЕСКИЕ НАУКИ
ТРАНСПОРТ
ФАРМАЦЕВТИКА
ФИЗИКА
ФИЗИОЛОГИЯ
ФИЛОЛОГИЯ
ФИЛОСОФИЯ
ХИМИЯ
ЭКОНОМИКА
ЭЛЕКТРОТЕХНИКА
ЭНЕРГЕТИКА
ЮРИСПРУДЕНЦИЯ
ЯЗЫКОЗНАНИЕ
РАЗНОЕ
КОНТАКТЫ


Pages:     | 1 | 2 || 4 | 5 |   ...   | 7 |

«МИНИСТЕРСТВО ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ ВОЕННЫЙ ИНСТИТУТ РАДИОЭЛЕКТРОНИКИ Г.Л. КЛОЧКОВ ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ ...»

-- [ Страница 3 ] --

Si ( Ai Bi Ai Bi )Pi 1 ( Ai Bi Ai Bi )Pi 1 ( Ai Bi ) Pi (3.29) (3.30) Pi ( Ai Bi Ai Bi )Pi 1 Ai Bi ( Pi1 Pi 1 ) ( Ai Bi )Pi 1 Ai Bi Из выражений (3.29) и (3.30) следует, что полный сумматор можно представить как объединение двух полусумматоров( рис. 3.29).

Рис. 3. Первый полусумматор служит для сложения двух чисел, принадлежащих одному разряду, и обеспечивает выход промежуточной суммы S i и переноса Pi. Второй полусумматор складывает перенос предыдущего разряда Pi 1 с промежуточной суммой S i.

Таким образом, на выходе S второго полусумматора получается сумма S i для данного разряда с учетом переноса Pi 1 предыдущего.

Перенос Pi для данного разряда получается как логическая сумма переносов для первого и второго полусумматоров, что реализует логику работы полного сумматора, так как перенос PI =1 в том случае, если на двух и более входах будет логическая единица.

Как уже отмечалось, суммирование много разрядных чисел может быть последовательное или параллельное. При последовательном сумми рований используется один, общий для всех разря дов полный сумматор с дополнительной цепью за держки (рис.3.30). Оба слагаемых кодируются по следовательностями импульсов, которые синхрон но вводятся в сумматор через входы А и В, начиная с младших разрядов. Цепь задержки обеспечивает хранение импульса переноса PI на время одного Рис. 3. такта, то есть до прихода пары слагаемых следую щего разряда, с которыми он будет просуммирован. Задержку обеспечива ет D-триггер (триггер задержки). Для хранения и ввода слагаемых А и В, а также для преобразования последовательного кода выходных импульсов в параллельный применяют регистры сдвига. Работа регистров сдвига и триггера задержки синхронизируется общим генератором тактовых им пульсов.

Достоинство последовательных сумматоров - малые аппаратурные затраты. К недостаткам их следует отнести сравнительно невысокое быст родействие, поскольку одновременно суммируется лишь один разряд и время выполнения операции пропорционально числу разрядов слагаемых.

На рис. 3.31 приведена схема, поясняющая принцип действия n -разрядного параллельного сумматора с по следовательным переносом.

Число сумматоров в схеме равно числу раз рядов. Выход переноса каждого сумматора соединен со входом переноса сумматора бо лее старшего разряда. На входе переноса сумматора первого разряда установлен по тенциал U0, поскольку сигнал переноса сюда не поступает.

Слагаемые Ai и Bi складываются во всех разрядах одновременно, а перенос поступает с окончанием операции сложения в преды дущем разряде. Быстродействие многораз рядных сумматоров подобного вида ограни чено задержкой переноса, так как появление сигнала переноса на выходе старшего разря да не может произойти до тех пор, пока сиг нал переноса младшего разряда не распро страняется последовательно по всей системе.

При большом числе разрядов сумма тора применяется групповой перенос. Обра Рис. 3. зование суммы в каждом разряде внутри группы происходит при последовательном переносе, а перенос в следующую группу снимается не с сумматора старшего разряда, а с выхода схемы параллельного переноса. Этот сигнал переноса P4 подается на один из входов такой же схемы следующей группы, а также на вход сумматора младшего разряда в этой группе.

Рис. 3. В микросхеме К555 ИМ6 четыре полных одноразрядных сумматора объединены в схему четырехразрядного сумматора (рис.3.32). Сигнал пе реноса последовательно передается с выхода предыдущего разряда сумма тора на вход переноса следующего разряда.

Время выполнения операции в данном сумматоре намного больше времени сложения в одноразрядном сумматоре, т.к. в каждый следующий разряд единица переноса попадает, проходя все более длинную цепочку логических элементов.

Чтобы уменьшить время выполнения операции сложения многораз рядных чисел используют схемы параллельного переноса. При этом сигна лы переноса во всех разрядах одновременно вычисляются по значениям входных переменных в данном разряде.

Для сигнала переноса из любого i-го разряда справедливо соотноше ние p i Аi В i Аi Вi pi 1 q i С i p i 1 (3.31) где q i -функция генерации переноса С i -функция распространения переноса Пользуясь рекуррентным соотношением 3.31 можно вывести сле дующие формулы для вычисления сигналов переноса в четырехразрядном сумматоре:

p1 q1 p0 C p2 q 2 p1C 2 q 2 C 2 q1 p0 C 1C p3 q 3 p2 C 3 q 3 C 3 q 2 C 3 C 2 q1 p0 C 3 C 2 C p4 q 4 p 3 C 4 q4 C 4 q 3 C 4 C 3 q 2 C 4 C 3 C 2 q1 p0 C 4 C 3 C 2 C 1 Q C Реализацию этих функций выполняет схема ускоренного переноса, приве денная на рис. 3. Рис. 3. Хотя полученные логические выражения достаточно сложны, время фор мирования сигнала переноса в любой разряд с помощью вспомогательных функций определяется временем задержки распространения сигнала в двух элементах. Для построения 16-разрядного сумматора используется эта же схема ускоренного переноса, на которую подаются сигналы Q и C от рас смотренного четырехразрядного сумматора.

Особенно необходимо использование ускоренно го переноса в сумматорах на МОП транзисторах, от личающихся невысоким быстродействием. Вследст вие этого в ИМC 164 ИМ I кроме четырехразрядного сумматора с последовательным переносом содержит ся и схема параллельного группового переноса ( ИП4). Эта ИМС предназначена для совместного при менения с ИМС арифметико-логического устройства.

Она может быть использована для формирования ус Рис.3.34 коренного переноса при построении многоразрядного сумматора из групп по четыре одноразрядных сумматора в каждой. Ус ловное графическое обозначение этой микросхемы приведено на рис.3.34.

3.6. Цифровые компараторы Цифровыми компараторами называются цифровые узлы, предназначенные для сравнения двух чисел, заданных в двоичном коде.

Цифровые компараторы также как и сумматоры относятся к арифметическим устройствам.

Цифровые компараторы, предназначенные для сравнения двух n-разрядных чисел А и В, имеют 2n входов и 3 выхода F A B, F A B и F A B. Условное графическое изображение компаратора представлено на рис, 3.36,а.

Рис. 3. Схема компаратора для сравнения одноразрядных чисел А и В представле на на рис. 3.35,б. Она представляет собой развернутую логическую струк туру элемента "Исключающее ИЛИ-НЕ" с тремя выходами. Из определе ния операции "Исключающее ИЛИ (неравнозначность) вытекает, что функции F А В, F А B, F A B равны:

1 при А В F A B AB A B ;

0 при А В 1 при А В А 1, В А 0,В F A B AB ;

(3.32) 0 при А В А 0, В А 1, В 1 при А В А 0, В А 1, В АВ.

F А В 0 при А В А 1, В А 0,В Синтезируем компаратор для сравнения двух двухразрядных чисел A B, если а 1 b0. или и В b1b0. Очевидно, А а 1 а а0 b0 при а 1 b1. Аналогично, A B, если а 1 b1 или а0 b0 при а 1 b1.

Если же а 1 b1 и а 0 b0, то А В.

На основании этих правил составим таблицу истинности ( таблица 3.13).

Таблица 3. Номер а1 а0 b1 b0 F A B F A B F A B набора 0 0 0 0 0 1 0 1 0 0 0 1 0 0 2 0 0 1 0 0 0 3 0 0 1 1 0 0 4 0 1 0 0 0 1 5 0 1 0 1 1 0 6 0 1 1 0 0 0 7 0 1 1 1 0 0 8 1 0 0 0 0 1 9 1 0 0 1 0 1 10 1 0 1 0 1 0 11 1 0 1 1 0 0 12 1 1 0 0 0 1 13 1 1 0 1 0 1 14 1 1 1 0 0 1 15 1 1 1 1 1 0 На рис. 3.36 приведены карты Карно для функции F А В, F А B, F A B Рис. 3. Проведя минимизацию функций, получим:

F A B а 1а 0 b1b0 а 1а0 b1 b0 а 1 а0 b1 b0 а 1 а0 b1 b а 1b1 а0 b0 а0 b0 а 1 b1 а0 b0 а0 b0 (3.33) а1b1 а1b1 а0 b0 а0 b0 а1 b1 а0 b F A B а1 b1 а0 b1 b0 а1а0 b0 а1 b1 а0 b1 b0 а1 а0 b0 (3.34) F A B а 1 b1 а 0 а 1b0 а0 b1 b0 а 1 b1 а0 а 1 b0 а0 b0 b1 (3.35) Схема, соответствующая выражениям (3.33), (3.34) и ( 3.35 ), приведена на рис. 3.37.Следует отметить, что один из выходов коммутатора может быть получен как функция двух других. Например, F A B F A B F A B, так как F A B 1 только при условии, что F A B и F A B 0. При этом сокращается общее число логических элементов в схеме компаратора (на рис. 3.37 показано пунктиром).

Рис. 3. Однако общая глубина схемы и общая временная задержка увеличиваются. С повышением разрядности сравниваемых чисел сложность схемы резко возрастает. Потребуется большое количество логических элементов и с большим числом входов. Неизбежно возрастает и глубина схемы.

Цифровые компараторы выполняются в виде отдельных ИМС. Так, например, ИМС K56I ИП2 сравнивает два четырехразрядных двоичных числа и имеет три выхода F A B, F A B, F A B, отображающих неравенство или равенство двоичных чисел. Условное графическое изображение ИМС K56I ИП2 приведено на рис.3.38.

Рис. 3. Восемь входов микросхемы используются для приема входных слов АО-АЗ и ВО-ВЗ. Три входа А В, А В, и А = В (каскадирующие входы) используются при наращивании числа разрядов устройства сравнения.

Если применяется только один корпус K56IИП2 на входы А = В и А В, следует подать напряжение, соответствующее логической единице, а на вход А В - логического нуля. Логические состояния цифрового компаратора приведены в таблице 3.14.

Таблица 3. Входы сравнения Входы каскадиро- Выходы вания A3,B3 A2,B2 A1,B1 A0,B0 AB AB A=B QAB QAB QA=B A3B3 1 0 1 1 0 A3B3 1 0 1 0 1 A3=B3 A2B2 1 0 1 1 0 A3=B3 A2B2 1 0 1 0 1 A3=B3 A2=B2 A1B1 1 0 1 1 0 A3=B3 A2=B2 A1B1 1 0 1 0 1 A3=B3 A2=B2 A1=B1 A0B0 1 0 1 1 0 A3=B3 A2=B2 A1=B1 A0B0 1 0 1 0 1 A3=B3 A2=B2 A1=B1 A0=B0 1 0 1 0 0 A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 1 0 A3=B3 A2=B2 A1=B1 A0=B0 0 1 0 0 1 A3=B3 A2=B2 A1=B1 A0=B0 0 0 1 0 0 A3=B3 A2=B2 A1=B1 A0=B0 0 1 1 0 1 A3=B3 A2=B2 A1=B1 A0=B0 1 1 0 0 1 A3=B3 A2=B2 A1=B1 A0=B0 1 1 1 0 1 A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 0 0 Расширяющие (каскадирующие) входы компараторов позволяют наращивать разрядность сравниваемых чисел без дополнительных логических элементов.

Рис. 3. При этом компараторы соединяют последовательно (каскадно) или параллельно (пирамидально).

На вход I A B подается сигнал логической единицы. На входы I A B и компаратора I A B младших разрядов (D1) подается сигнал логической единицы, а на вход I A B - логического нуля. В этом случае обеспечивается функционирование компараторов согласно таблице 3.14.

Схема каскадного соединения двух компараторов K56I ИП обеспечивает сравнение восьмиразрядных слов.

На рис.3.40 приведена схема сравнения 20 разрядных чисел при параллельном (пирамидальном) соединении компараторов.

В этой схеме выходы и Q A B Q A B компараторов D5, D4, D3, D2 первой ступени соединяются со входами, соответственно Ai и Bi компаратора D6 второй ступени, а выходы Q A B и Q A B компаратора D1 со входами I A B и I A B компаратора D6.

На расширяющие входы компараторов первой ступени для обеспечения их нормального (согласно таблицы 3.14) функционирования подаются сигналы I A B = I A B =1 и I A B =0.

При параллельном способе соединения компараторов быстродействие схемы сравнения значительно выше, чем при каскадном соединении, так как задержки в случае каскадного соединения суммируются.

ГЛАВА 4. ПОСЛЕДОВАТЕЛЬНОСТНЫЕ ЦИФРОВЫЕ УЗЛЫ 4.1. Основная модель последовательностного цифрового узла В состав последовательностного цифрового узла, кроме комбинаци онных ЛЭ, входят элементы памяти. Поэтому для определения совокупно сти значений выходных сигналов необходимо знать начальное состояние узла и совокупность сигналов на входе.

Математической моделью устройств, обладающих рассмотренным типом зависимости между входными и выходными сигналами, является конечный автомат. Конечный автомат, как абстрактная математическая модель устройства, применим для изучения функциональных свойств циф ровых устройств.

Конечным автоматом называется устройство, для которого опре делены:

дискретное время t, принимающее целые положительные значения (t=0,1,2,….);

конечное множество ( Xn-1, Xn-2,... X1, Xo ) возможных значений входного сигнала Х(t), называемое входным алфавитом автомата;

конечное множество внутренних состояний Qi(t) = ( qk-1, qk-2, … q1, q0 );

функция переходов ( возбуждения ) Fп, определяющая состояние, в которое перейдет автомат в момент t+1, если известно его состояние и значение входного сигнала в момент t;

функция выходов Fвых, выражающая зависимость значения выход ного сигнала автомата от его внутреннего состояния и значения входного сигнала в момент t.

Обозначая текущее состояние автомата через Q( t ), функции Q( t+1 ) и Y( t+1 ) можно записать в следующем виде:

Q ( t 1 ) F n ( Q i( t ), X ( t ) ), ( 4. Y ( t 1 ) F вых ( Q i ( t ), X ( t ) ) ) Зная конкретный вид функций Fn и Fвых для любого начального со стояния Q( 0 ) и входного сигнала X( t ), можно найти последовательность состояний Qi( t ) и выходной сигнал Y( t ).

Автоматы, используемые в цифровой технике, обычно имеют дво ичные входы и выходы. Такие автоматы называются цифровыми автома тами (ЦА).

Функциональная схема асинхронного цифрового автомата приведена на рис.3.1. Она состоит из комбинационного цифрового узла и элементов памяти D0, D1, …, Dk-1. В синхронных ЦА элементы задержки синхронные, т.е. значения qk изменяются только в дискретные моменты времени t = 1, 2, 3 …, а в промежутках между этими моментами сигналы qk ( t+1 ) не изме няют состояние элементов памяти. Для выполнения этого условия на эле менты памяти подаются тактовые (синхронизирующие) импульсы С.

Фундаментальным результатом теории конечных автоматов, опреде ляющим методы синтеза последовательностных цифровых устройств, яв ляется возможность разложения произвольного конечного автомата на со вокупность взаимодействующих автоматов простейшего типа, обладаю щих одним или двумя внутренними состояниями.

Рис.4. П р и м и т и в н ы м или автоматом без памяти называется ЦА с од ним внутренним состоянием. Его функция переходов вырождается в тож дественную функцию, а функция выходов – в систему переключательных функций входных двоичных переменных, т.е.

Y0 = Fвых 0 ( xm-1, xm-2,..., x1, x0 ) Y1 = Fвых 1 ( xm-1, xm-2,..., x1, x0 ) ( 4.2 ) Y2 = Fвых 2 ( xm-1, xm-2,..., x1, x0 ).

.

.

Yn-1 = Fвых n-1 ( xm-1, xm-2,..., x1, x0 ), где m и n – число входов и выходов двоичных переменных.

Примитивный автомат реализуется в виде комбинационной логиче ской схемы (КЦУ), представляющей собой соединение логических элемен тов без цепей обратной связи.

Элементарным называется ЦА с двумя внутренними состояниями.

Эти состояния кодируются двоичной переменной Q, совпадающей со зна чением выходной переменной, т.е. функция выходов элементарного ЦА вырождается в равенство Y( t 1) Q(t 1), т.е. Fвых 1. ( 4.3 ) Схемной реализацией элементарного ЦА является триггер.

Элементарные автоматы отличаются друг от друга числом входов и видом функции переходов. При синтезе цифровых устройств обычно используют относительно небольшое число элементарных автоматов. В принципе для построения произвольного автомата достаточно иметь всего один элемен тарный автомат, функция переходов которого удовлетворяет условию пол ноты. Это условие состоит в том, что для любого состояния существует входной сигнал, переключающий автомат в новое состояние, и сигнал, ос тавляющий это состояние неизменным.

Реальные ЦА в отличие от абстрактных конечных автоматов рабо тают в непрерывном времени. Переход от дискретного времени абстракт ного автомата к непрерывному времени реального составляет важный раз дел теории автоматов.

По способу задания дискретного времени цифровые автоматы де лятся на асинхронные и синхронные.

В асинхронных ЦА после каждого изменения входного сигнала имеет место переходный процесс, состоящий в последовательном пере ключении связанных между собой ЛЭ, и этот процесс заканчивается пере ходом ЦА в новое стационарное состояние. В этом состоянии ЦА будет находиться до следующего переключения входного сигнала.

а) б) Рис. 4. Время, в течение которого ЦА будет оставаться в стационарном со стоянии, не влияет на характер процессов при следующих переключениях, т.к. в потенциальных ЛЭ отсутствуют динамические элементы памяти.

Поэтому можно принять временной интервал между двумя соседними пе реключениями на входе равным единице. Тогда к началу каждого очеред ного переключения условное (дискретное) время принимает целочислен ное значение, для которого состояние ЦА известно, поскольку к моменту нового переключения, как предполагалось, переходный процесс предыду щего переключения уже завершен. На рис.4.2 приведен порядок определе ния дискретного времени для асинхронного устройства с тремя двоичными входными переменными х0, х1 и х 2, временные диаграммы которых при ведены на рис.4.2,а.

Моменты времени, в которые происходит переключение, пронуме рованы цифрами 1 - 5. Полагая временные интервалы между соседними переключениями равными единице, перейдем к условному времени t I при котором переключение входных переменных происходит при целочислен ных значениях t I (рис.4.2,б).

В синхронных ЦА переключение происходит в момент подачи спе циального сигнала синхронизации (синхроимпульса), определяющего дис кретное время, причем состояние в которое перейдет ЦА определяется сигналами на других входах.

Входы ЦА называются статическими, если на процессы его пере ключения влияет только значение входной переменной. Статический вход ЦА называется управляющим, если изменение значения переменной х на этом входе не может вызвать переключения ЦА, а лишь управляет харак тером воздействия на процессы переключения со стороны других входов.

Входы ЦА называются динамическими, если на процессы его пере ключения влияет только изменение значения входной переменной.

Статические и динамические входы могут быть прямыми и инверс ными. Условные обозначения прямого и инверсного статического и дина мического входов приведено на рис.4.3. Статический вход называется прямым, если переключение ЦА осуществляется сигналом логической единицы, и инверсным, если переключение ЦА осуществляется сигналом логического нуля (рис.4.3,а).

x x X x б а Рис.4. Динамический вход называется прямым, если переключение ЦА осуществляется положительным фронтом входного сигнала, и инверсным, если переключение ЦА осуществляется спадом входного сигнала (рис.4.3,б).

Совокупность входов называется совокупностью установочных входов, если допустимые комбинации значений переменных xm-1, xm-2,..., x1, x0 на этих входах можно отнести к одному из трех видов: пассивные, установки 0 и 1, запрещенные.

4.2. Особенности синтеза последовательностных цифровых узлов Последовательностный ЦУ (ЦА) может быть задан:

1.Словесным описанием;

2.Табицей истинности;

3.Аналитическим способом, в виде аналитических выражений для Fn и Fвых;

4.Графически, в виде графа внутренних состояний, переходов и выходов;

5.Временными диаграммами.

Синтез ПЦУ включает в себя следующие этапы:

- формулировка за уточнение технических требований к работе син тезируемого ПЦУ;

- построение графа ПЦУ (таблицы истинности);

- определение требуемого количества внутренних состояний Q и ко личества элементов памяти р на основании соотношения p log 2 Q, (4.4) где скобки означают округление до большего целого;

- кодирование внутренних состояний ПЦУ;

- выбор типа логических элементов и элементов памяти, на которых будет выполняться синтезируемый ПЦУ;

- построение таблицы переходов, выходов и возбуждающих функ ций, управляющих состоянием элементов памяти;

- получение аналитических выражений для функций возбуждения и выходов, их минимизация и запись минимизированных функций в сооветствии с выбранным базисом;

- составление по полученным выражениям функциональной схемы синтезируемого узла;

- выбор промышленной серии интегральных микросхем;

- составление принципиальной схемы ПЦУ на выбранных ИМС.

К основным последовательностным цифровым узлам относятся триггеры, регистры и счетчики.

Выходные переменные ПЦУ, как было указано выше, определя ются как значениями входных переменных в данном такте работы узла, так и состояниями элементов памяти. При N элементах памяти макси мальное число внутренних состояний равно 2N. В некоторых случаях часть возможных состояний исключается и ЦУ имеет число внутренних состояний меньшее, чем 2N.

Как правило, в последовательностных ЦУ в качестве элементов памяти используются статические триггеры, которые являются элемен тарными ЦА.

4.3. Триггер как элементарный цифровой автомат Потенциальный триггер представляет собой два инвертирующих усилителя, замкнутых в кольцо положительной обратной связи и имеет два состояния устойчивого равновесия. В качестве инвертирующих уси лителей могут быть использованы усилители (ключи) на транзисторах или интегральные логические элементы И-НЕ или ИЛИ-НЕ. Переключе ние триггера осуществляется подачей внешних сигналов управления, ко торые определяются типом триггера. Выходные сигналы триггера будем обозначать Q (прямой выход) и Q (инверсный выход).

Состояние триггера характеризуется значениями сигналов на пря мом Q и инверсном Q выходах. Такие выходы называют парафазными.

Будем считать, что триггер находится в единичном состоянии, если Q 1 и Q 0 и в нулевом,если Q 0 и Q 1.

Триггер может сохранять одно из двух устойчивых состояний, в котором он находится, бесконечно долгое время, поэтому он сам являет ся элементом памяти.

Наличие двух устойчивых состояний позволяет считать триггер элементарым ЦА.

Триггеры могут быть асинхронными и синхронными (тактируе мыми).

Асинхронными называются триггеры, опрокидывание которых происходит в момент поступления на входы определенной комбинации входных информационных сигналов.

Синхронными называются триггеры, опрокидывание которых про исходит в момент поступления на тактовый (синхронизирующий) вход тактового импульса С при определенной для данного триггера комбина ции входных информационных сигналов. В синхронных триггерах, на ряду с информационными входами, имеется один или несколько синхро низирующих входов С, на которые подаются периодические последова тельности тактовых импульсов.

Синхронизирующие сигналы (импульсы) поступают на вход С только в дискретные моменты времени: t 1, t 2,..., t n1, t n, t n1,.... Сигналы запуска триггера на информационных входах могут изменяться не толь ко в эти моменты времени, но и в промежутках между ними. Главное, чтобы к моменту прихода сигнала синхронизации на информационные входы подавалась заданная комбинация запускающих сигналов.

Условимся символами X n, C n, Q n обозначать соответственно значения входных, тактовых (синхронизирующих) и выходных сигналов триггера, действующих в интервале t n t t n 1, т.е. в n-м такте. Тогда Q n 1 - значение сигнала на выходе Q триггера в (n-1)-м такте.

Правило работы триггера задается в виде таблицы переходов (истинности) или в виде логической функции набора входных сигналов и предшествующего состояния триггера:

Q n f Q n1, X 1, X 2,..., C n.

n n Для реализации подобных логических функций в схему включают наря ду с собственно триггером и логическую схему управления. При рас смотрении триггера на дискретных элементах мы различаем собственно триггер и схему запуска, от которой зависят функции, выполняемые триггером.

4.4.Потенциальные триггеры на ИЛЭ В различных сериях интегральных узлов, выпускаемых промыш ленностью представлено несколько типов триггеров, отличающихся друг от друга как по схеме, так и по назначению. Обычно собственно триггер и логическая схема, управляющая его входами, создаются на одной кремниевой пластине и составляют конструктивно один модуль.

Рассмотрим таблицу переходов триггера с раздельным запуском по входам S “включено” или R “выключено” (таблица 4.1) В таблице за исполнительное значение входного сигнала принята 1, а за нейтральное – 0. На последних двух наборах значение выходного сигнала Q n триггера неопределенное, т.к. на оба его входа поступают одновременно исполнительные значения сигналов. Неопределенность перехода отображаются в таблице знаком факультатива Ф.

Составим на основании таблицы 4.1 карту Карно для функции Q n (рис. 4.4,а).

Столбец карты Карно при комбинации входных сигналов nn S R 11 называется столбцом неопределенности.

Доопределение функции на факультативных наборах позволяет получить 4 возможных состояния столбца неопределенности (рис. 4.4,б).

При синтезе триггера на ИЛЭ в соответствии с картой Карно (рис.

4.4,а) и первым состоянием столбца неопределенности получим схему RS-триггера с инверсными входами, вторым состоянием – RS-триггера с прямыми входами, третьим – Е-триггера, четвертым – JK-триггера.

Таблица 4. Номер Qn1 Qn Sn Rn Реакция триггера набора 0 0 0 0 0 Хранение 1 0 0 1 1 Хранение 2 0 1 0 0 Подтверждение 3 0 1 1 0 Сброс в 4 1 0 0 1 Установка 5 1 0 1 1 Подтверждение 6 1 1 0 Ф Неопределен ность 7 1 1 1 Ф Неопределен ность Рис. 4. Эти типы триггеров на ИЛЭ являются основными, имеющими два ин формационных входа. Е-триггеры широкого применения не получили и не реализуются промышленностью в интегральном исполнении ни в од ной из серий ИМС. Однако для устранения запрещенной комбинации S R 1 для RS-триггера с прямыми входами может быть использована управляющая схема, применяемая в Е-триггере. По одному информаци онному входу имеют Т-триггер (триггер со счетным входом) и D-триггер (триггер задержки). Перечисленные типы триггеров могут быть как асинхронными, так и синхронными.

4.4.1. RS-триггеры Простейшим триггером является RS-триггер. На основе RS триггера с использованием различных схем управления строятся другие, более сложные типы триггеров.

Асинхронный RS-триггер с инверсными входами.

Для синтеза этого триггера доопределим искомую функцию, пола гая ее равной единице на факультативных наборах. Карта Карно этой функции представлена на рис. 4.5.

Проведя минимизацию по методу карт Карно, получим:

Q n S n R n Q n 1.

Для реализации триггера на ИЛЭ И-НЕ преобразуем выражение (4.5), используя теорему де Моргана. Получим Рис.4.5 Qn S n R nQ n1 S n R nQ n1 (4.5) Q n Обозначая R n Q n 1 через Qn, получим функциональную схему триггера (рис. 4.6,а), соответствующую выражению 4.5. УГО этого триггера приведено на рис. 4.6,б.

Рис. 4. Из функциональной схемы триггера можно получить выражение для Qn, которое можно записать в следующем виде Q n R n S n Q n1 (4.6) Порядок опрокидывания RS-триггера на ИЛЭ И-НЕ приведен в таблице 4.2. Как видно из таблицы, переключение триггера в состояние Q n 1 происходит при S n 0 и R n 1, а в состояние Q n 0 - при S n 1 и R n 0 в силу того, что информационные входы являются ин версными. При S n R n 1 триггер сохраняет свое состояние ( Q n Q n1 ). Комбинация входных сигналов S n 0 и R n 0 является запрещенной для данного триггера.

Таблица 4. Sn Qn Rn 0 0 запр.

0 1 1 0 1 1 Qn Рассмотренный триггер на ИЛЭ И-НЕ называют RS-триггером с инверсными входами ( S, R ), т.к. он управляется сигналами, соответст вующими логическому 0.

Для нормального функционирования триггера должно выполнять ся условие S n R n 0.

Асинхронный RS-триггер с прямыми входами.

Доопределим искомую функцию Q n, полагая ее равной 0 на фа культативных наборах. Карта Карно полученной функции представлена на рис.3.7.

Проведя минимизацию, получим:

Qn SnRn RnQn1 Rn Sn Qn1. (4.7) Для реализации триггера на ИЛЭ ИЛИ НЕ преобразуем выражение (4.7), ис пользуя теорему де Моргана.

Рис.4.7 Получим:

S.n Qn Rn n (4.8) Q Qn Рис. 4. Функциональная схема триггера, соответствующая выражению (4.8), приведена на рис. 4.8,а, а УГО этого триггера – на рис. 4.8,б.

Порядок переключения RS-триггера на ИЛЭ ИЛИ-НЕ приведен в таблице 4.3.

Таблица 4. n Qn n R S 0 0 Qn 0 1 1 0 1 1 запр.

Переключение данного триггера в состояние Q n 1 осуществляет ся при S n 1 и R n 0, а в состояние Q n 0 - при S n 0 и R n 1.

Триггер сохраняет исходное состояние при S n R n 0. Комбинация входных сигналов S n R n 1 является запрещенной.

Рассмотренный триггер на ИЛЭ ИЛИ-НЕ называют RS-триггером с прямыми входами S и R в силу того, что он управляется силами, соот ветствующими логической 1. Для нормального функционирования триг гера, так же, как и в RS-триггере с инверсными входами, должно выпол няться условие S n R n 0.

В рассмотренных асинхронных RS-триггерах управляющие сигна лы воздействуют на триггер непосредственно с началом своего появле ния на входах. В современных цифровых устройствах срабатывание всех триггеров должно происходить строго одновременно по тактовым (син хронизирующим) импульсам. Такие RS-триггеры называются синхрон ными.

Синхронные RS-триггеры На рис. 4.9 представлены схемы синхронных RS-триггеров на ИЛЭ ИЛИ-НЕ (рис.4.9,а) и И-НЕ (4.9,б). В этих схемах управляющие сигналы поступают на входы S и R собственно триггера не непосредственно, а через схему управления, состоящую из двух ИЛЭ.

Синхронные RS-триггеры имеют три входа: сигнальные входы S, R и синхронизирующий вход С. Кроме того, такие триггеры могут иметь еще установочные входы S' и R'. Они являются входами собственно триггера и предназначены для приоритетной установки триггера в ис ходное состояние (1 или 0), независимо от комбинации сигналов на вхо дах S, R и С.

При наличии на входе С триггера разрешающего значения синхро сигнала ИЛЭ схемы управления обеспечивают передачу информацион ных входных сигналов на входы S' и R' собственно триггера. Если син хросигнал имеет запрещающее значение, то ИЛЭ схемы управления обеспечивают на входах S' и R' собственно триггера нейтральные сигна лы, благодаря чему триггер сохраняет предыдущее состояние.

Рис. 4. Особенностью синхронных RS-триггеров, представленных на рис.

4.9, является применение в схеме управления инвертирующих ИЛЭ (ИЛИ-НЕ, И-НЕ), приводящее к изменению исполнительных значений управляющих сигналов по сравнению с асинхронными RS-триггерами, собранными на аналогичных ИЛЭ.

Порядок переключения синхронных RS-триггеров, приведенных на рис. 4.9,а и рис. 4.9,б приведен, соответственно, в таблицах 4.4 и 4.5.

Таблица 4. Qn n n С S R 0 0 0 запр.

0 0 1 0 1 0 Qn 0 1 Qn 1 0 Qn 1 0 Qn 1 1 Qn 1 1 Таблица 4. Qn Sn Rn С Qn 0 0 Qn 0 0 Qn 1 Qn 0 1 Qn 1 0 1 0 1 1 1 0 1 1 1 запр.

Рассмотренные RS-триггеры реагируют на исполнительное значе ние входных информационных сигналов сразу же после их подачи, т.е.

по переднему фронту сигналов (в синхронных триггерах – с появлением синхроимпульсов). Такие триггеры называются одноступенчатыми и имеют на УГО в основном поле одну букву Т. Одноступенчатые тригге ры не могут быть использованы для построения нашедших широкое применение в цифровой технике однотактных регистров и счетчиков, в которых триггеры соединяются последовательно друг с другом. При распространении сигналов по этой цепочке происходит передача инфор мации от триггера к триггеру. Так, например, в регистрах с приходом синхроимпульса каждый триггер Ti цепочки принимает состояние пре дыдущего триггера Ti 1 и должен сохранить это состояние до прихода синхроимпульса следующего такта. С помощью одноступенчатых триг геров осуществить такую передачу сигналов невозможно.

Для решения этой задачи применяются двухступенчатые триггеры.

Двухступенчатые триггеры состоят из двух триггеров первой и второй степени. Триггер первой ступени предназначен для приема (записи) ин формации и передачи ее в триггер второй ступени в промежутке между тактовыми импульсами.

Внутренние связи между триггерами первой и второй ступени обеспечивают следующий порядок работы в каждом такте:

- запись входной информации в запоминающий триггер первой сту пени с одновременным блокированием входов триггера второй ступени и сохранением его исходного состояния Q n 1 ;

- блокирование входов триггера первой ступени с одновременной перезаписью информации из нее в разблокированную вторую ступень.

Проще всего это достигается разделением такта на две части и применением в каждой ступени синхронных триггеров. При этом осуще ствляется двухтактное управление двухступенчатой схемой триггера (рис. 4.10,а). В этой схеме периодическая последовательность синхроим пульсов С1 первого полутакта разблокирует вход синхронного триггера первой ступени, обеспечивая запись информации в него, а периодиче ская последовательность синхроимпульсов С 2 второго такта – переза пись информации в триггер второй ступени. Недостатком этой схемы является необходимость формирования двух последовательностей полу тактовых импульсов.

Рис. 4. Осуществлять управление двухступенчатым триггером одной так товой последовательностью синхроимпульсов можно, если между син хроимпульсов первой и второй ступеней включить инвертор (рис.

4.10,б).

В этой схеме при поступлении синхроимпульса С 1 первая сту пень будет разблокирована, а вторая заблокирована, т.к. на ее входе дей ствует синхросигнал С 0. После окончания синхроимпульса вторая ступень окажется разблокированной и информация, записанная в первой ступени, перепишется в нее.

Так как информация в двухступенчатом триггере снимается с вы хода триггера второй ступени, то, в отличие от одноступенчатых, дву ступенчатые триггеры срабатывают после спада синхроимпульса, т.е. в них осуществляется задержка опрокидывания на время, равное длитель ности синхроимпульса.

Широкое применение получил другой способ построения схем двухступенчатых триггеров, в которых отсутствует дополнительный ин вертирующий элемент (рис. 4.11,а). В этой схеме триггер первой ступени блокируется и разблокируется синхроимпульсом С, а управление тригге ром второй ступени осуществляется сигналами, снимаемыми с выходов схем управления первой ступенью. Таким образом, первая ступень пол ностью управляет работой второй, что привело к появлению в иностран ной литературе названия данного триггера "хозяин – раб" (англ. master slave) или MS-триггер. Такие триггеры называют также двухступенча тыми триггерами с запрещающими связями.

Рис. 4. Блокирование второй ступени триггера осуществляется сигналами запрещающих связей ЗАПР.S и ЗАПР.R. При значениях синхросигнала С 1 и входных сигналов S 0 и R 1 или S 1 и R 0 один из за прещающих сигналов равен 0. В этом случае первая ступень разблокиро вана и примет входную информацию, вторая же ступень заблокирована нулевым значением одного из запрещающих сигналов и сохраняет свое предыдущее состояние.

Если значение синхросигнала С 0, то произойдет блокирование триггера первой ступени. Сигналы же запрещающих связей будут еди ничными (ЗАПР.S = ЗАПР.R = 1), что приведет к разблокированию вто рой ступени и перезаписи в нее информации, записанной ранее в первую ступень.

И, наконец, если значение синхросигнала С 1, а входные сигна лы имеют нейтральные значения S 0 и R 0, то обе ступени будут разблокированы. Но изменения состояний первой и второй ступеней не произойдет, т.е. триггер сохранит исходное состояние, соответствующее состоянию в предыдущем такте.

Условное графическое обозначение двухступенчатого RS-триггера приведено на рис. 4.11,б. Оно отличается от УГО одноступенчатого триггера наличием двух Т в основном поле.

Можно показать, что среднее время задержки опрокидывания од ноступенчатого асинхронного RS-триггера (разрешающее время) опре деляется соотношением:

t зд тр ср 2 t зд рас ср, (4.9) а для синхронного одноступенчатого триггера t зд тр ср 3 t зд рас ср. (4.10) Поэтому максимальная частота следования синхроимпульсов FC max с учетом (4.10) определяется соотношением:

FC max. (4.11) 3 t зд рас ср Для двухступенчатых синхронных RS-триггеров максимальная частота FC max следования синхроимпульсов должна быть в 2 раза меньше.

FC max. (4.12) 6 t зд рас ср Для устойчивого срабатывания асинхронного RS-триггера дли тельность информационных сигналов на входах S и R должна быть не меньше суммарной задержки переключения триггера, т.е.

t n t зд тр ср 2 t зд рас ср. (4.13) В виде самостоятельных ИМС RS-триггеры выпускаются про мышленностью в ряде серий. Например, ИМС К555ТР2 и К561ТР2. Ка ждая из ИМС содержит по 4 RS-триггера.

4.4.2. JK-триггеры Подставив в столбец неопределенности значения Q n, соответст вующие JK-триггеру, получим карту Карно переходов триггера (рис.

4.12,а).

Рис. 4. Проведя минимизацию по единицам (рис. 4.12,б) и нулям (рис.

4.12,в), получим выражения для Q n и Q n :

Q n S n Q n1 R n Q n1, (4.14) Q n R n Q n 1 S n Q n 1.

Преобразуя выражения (4.14) для реализации схемы триггера на ИЛЭ И-НЕ, получим:

Q n S n Q n 1 R n Q n 1, (4.15) n1 n n n n Q RQ S Q.

Сравнивая выражения (4.15), с (4.5) и (4.6), можно отметить, что эти выражения идентичны при обозначениях S n S n Q n 1 и R n R n Q n 1.

Если реализовать выражения для S n и R n на ИЛЭ И-НЕ, то полу чим триггер с прямыми входами S n и R n. Чтобы отличить входные сиг налы JK-триггера от входных сигналов S n и R n внутреннего RS триггера, их обозначают, соответственно, S n через J (от англ. jump – пе реброс) и R n через К (от англ. keep – сохранять). Таким образом, вход J имеет то же назначение, что и вход S, а вход K – что и вход R.

Функциональная схема JK-триггера, соответствующая выражени ям (4.15), приведена на рис. 4.13,а.

Рис. 4. Элементы временной задержки, введенные дополнительно в схеме на рис. 4.13, предназначены для стабилизации состояний триггера и не посредственно на его функциональные свойства не влияют. Они предна значены для создания временного сдвига между моментом ввода вход ной информации J n и K n и началом формирования выходной Q n и Q n.

Без элементов задержки во время действия входной комбинации J n K n 1 при t и вх t зд тр ср началась бы генерация, т.к. с каждой сме ной выходных сигналов на входах оставалась бы комбинация, вызываю щая новое опрокидывание триггера, что отражает таблица переключений JK-триггера (таблица 4.6).

Исключение запрещенной для RS-триггера комбинации входных сигналов S n R n 1 обеспечивается в JK-триггере наличием обратных связей с выхода Q на вход К и с выхода Q на выход J.

Таблица 4. Jn Qn Kn 0 0 Qn 0 1 1 0 1 1 Qn Схема синхронного одноступенчатого JK-триггера приведена на рис. 4.13,б.

Эффективное устранение генерации осуществляется в двухступен чатом JK-триггере. В этом триггере элементы задержки не при меняются. Устойчивая работа обеспечивается последовательным опро кидыванием первой и второй ступеней. Двухступенчатые JK-триггеры строятся так же, как и двухступенчатые RS-триггеры. Функциональная схема синхронного двухступенчатого JK-триггера с установочными вхо дами S, R и его УГО приведены на рис. 4.14,а,б.

Рис. 4. Установка триггера в единичное или нулевое состояние произво дит по инверсным установочным входам S и R сигналами нулевого уровня независимо от сигналов, подаваемых на входы J, K и С.

Триггеры JK –типа производятся во многих сериях ИМС (133, 155, 533, 555, 1533, 561, 564, 1561, и др.) и обозначаются условно буквами ТВ на корпусе ИМС.

Например: К155ТВ1, К555ТВ6, К564ТВ1.

JK-триггер является универсальным триггером. Кроме того, что он полностью выполняет функции RS-триггера, из него, как будет показано, можно получить и другие типы триггеров, например, Т- и D-триггеры.

4.4.3. D-триггеры Триггер D-типа, или триггер задержки (от английского слова delay – задержка), представляет собой синхронный триггер (ИМС асинхрон ных D – триггеров не производятся) с одним информационным входом D и входом синхронизации С. Помимо входа С у D-триггера может быть дополнительный вход V, равнозначный со входом С и разрешающий (при V 1 ) запись информации. Такой триггер называют DV-триггером.

Возможные состояния D-триггера приведены в таблице 4.7.

Как следует из таблицы 4.7, сигнал на выходе Q триггера в n-м такте при С n =1 соответствует сигналу на входе D в этом же такте.

Qn Dn. (4.16) Таблица 4. Qn1 Qn Сn Dn 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Поэтому D-триггер в ряде случаев называется триггером данных (data – данные) и применяется для записи и хранения двоичной информации.

Синтезируем синхронный D-триггер, исходя из таблицы его состояний. Карта Карно переходов триггера представлена на рис. 4.15.

Проводя минимизацию по методу карт Карно с учетом введения третьего Рис. 4.15 контура для устранения опасных состязаний в синтезируемой схеме триггера, получим:

Q C D n C nQ n1 D nQ n n n. (4.17) C n D n C n D n Q n Для реализации D-триггера на ИЛЭ И-НЕ преобразуем выражение (4.17), используя теорему де Моргана.

Тогда Q n C n D n C n D nQ n1. (4.18) Сравнивая полученное выражение (4.18) с (4.6), можно отметить, что эти выражения идентичны при S n C n Dn и R n C nD n. (4.19) n n n Преобразуем выражение R C D для того, чтобы использовать реализацию S n C n D n R n C n D n C n D n С nC n C n C n D n C n Dn C n. (4.20) Функциональная схема синхронного D-триггера на основе RS триггера с инверсными входами с учетом выражений (4.19) и (4.20) пред ставлена на рис. 4.16,а.

Рис. 4. УГО синхронного одноступенчатого D-триггера приведено на рис. 4.16,б.

Пунктиром на схеме показан разрешающий вход V, характерный для синхронного DV триггера.

В D-триггере задержка изменения информации на выходе Q осуществляется от момента подачи сигнала на вход D до момента прихода синхроимпульса (С=1).

Примером реализации такого D триггера может служить микросхема Рис.4.17 К555ТМ7, УГО которой приведено на рис.

4.17. ИМС содержит четыре синхронных D триггера, функциональная схема которых приведена на рис. 4.16,а.

Для построения счетчиков и делителей частоты применяются D триггеры, у которых процессы во входных и выходных цепях разделены во времени. Для этой цепи применяют двухступенчатые D-триггеры и D триггеры с прямым динамическим входом.

На рис. 4.18,а представлена функциональная схема двухступенча того D-триггера на основе двух RS-триггеров с инверсными входами.

При С=1 информация со входа D записывается в первую ступень, вторая же ступень закрыта сигналом логического нуля, снимаемого с выхода одного из логических элементов схемы управления DD1 первой ступени.

При перепаде 1 0 сигнала на входе С информация переписывается во вторую ступень и появляется на ее выходах. На УГО этого триггера рас смотренная особенность отражена указанием инверсного динамического характера входа С (рис. 4.18,б).

На триггерах, приведенных на схеме (рис. 4.18,а) построены мно гие микросхемы регистров сдвига с однотактным управлением.

Рис. 4. D-триггеры с прямым динамическим входом построены по прин ципу самоблокировки (автоблокировки) от воздействия сигнала на входе D после установления состояния триггера, осуществляемого положи тельным перепадом синхронизирующего сигнала (рис. 4.19,а). По тако му принципу построены ИМС триггеров, обозначаемых ТМ в различных сериях. Например: К155ТМ2, К555ТМ2, К561ТМ2 и т.д. УГО такого триггера приведено на рис. 4.19,б.

Процесс перехода триггера (рис. 4.19,а) в новое состояние состоит из двух этапов.

На первом этапе (подготовки) при С=0 логические элементы D2. и D3.2 заблокированы и сигналы на их выходах, соответственно, равны:

S 1 и R 1. При этом RS-триггер с инверсными входами на логиче ских элем6ентах D1.1 и D1.2 сохраняет свое состояние неизменным. Со стояние логических элементов D3.1 и D2.1 на этапе подготовки опреде ляется значением сигнала на входе D. Так, на выходе D3.1 сигнал равен логической единице, а на выходе D2.1 – логическому нулю при D=0.

Второй этап (установки) начинается в момент изменения сигнала С из 0 в 1. При этом, если D=0, на выходе D3.1 имеет место логическая единица, а на выходе D3.2 – логический ноль, т.е. R 0. Так как на вхо дах логического элемента D2/1 действуют сигналы, соответствующие логической единице, то на его выходе – логический ноль, а, следователь но, на выходе элемента D2.2 – логическая единица, т.е. S 1. При таком сочетании входных сигналов RS-триггер с инверсными входами устано вится в состояние Q=0, Q 1, т.е. Q n D n 1. При D=1 триггер устанав ливается в состояние Q=1, Q 0.

Рис. 4. Важным моментом в работе данного триггера является блокировка цепей передачи сигнала D на вход триггера (D1.1 – D1.2) сразу после пе реключения логических элементов D2.2 и D3.2. При установке триггера в состояние Q=0 блокируется элемент D3.1, т.е. на его входе постоянно действует сигнал "0", а при Q=1 – блокируется D2.1. В результате бло кировки автоматически фиксируются значения сигналов на входе триг гера S и R, возникающие в момент подачи положительного перепада синхроимпульса, т.е. фактически имеет место автоблокировка.

Для правильной работы триггера необходимо, чтобы входная пе ременная D оставалась постоянной в течение коротких интервалов вре мени до и после подачи положительного перепада синхроимпульса.

Первый интервал определяется задержками в логических элемен тах D3.1 и D2.1, т.к. сигналы на их выходах должны при заданном сигна ле на входе D установиться, второй интервал - задержками в элементах D3.2 и D2.2. В остальное время тактового интервала переменная D мо жет изменяться произвольно, т.е. данный триггер является триггером с прямым динамическим тактовым входом, что и показано на УГО (рис.

4.19,б).

Рис. 4. Синхронный D-триггер можно получить (рис. 4.20) из синхронного JK-триггера (или RS-триггера), если между входами J и К (S и R) вклю чить инвертор, а сигнал D подавать на вход J (S).

4.4.4. Т-триггеры Счетный Т-триггер (от англ. toggle – переключатель) имеет один вход Т и может иметь еще установочные входы S и R. Т-триггер изменя ет свое состояние с приходом каждого счетного импульса. Таким обра зом, коэффициент счета триггера К сч 2, так как триггер возвращается в исходное состояние с приходом второго импульса. Основная область применения Т-триггеров – счетчики импульсов и делители частоты их следования.

Счетные триггеры обычно получают из JK и D-триггеров (рис.

4.21). Как следует из таблицы 1.6, JK-триггер опрокидывается в новое состояние, если на входы J и K подать сигнал, соответствующий логиче ской единице. Поэтому для получения Т –триггера необходимо входы J и K соединить (рис. 4.21,а).

Если не требуется синхронизация Т-триггера, то и вход С соеди няют со входами J и K. Для преобразования синхронного D-триггера в Т триггер необходимо соединить выход Q со входом D. При этом счетные импульсы подаются на вход С (рис. 4.21,б).

Рис. 4. На практике получил распространение Т-триггер, построенный на трех асинхронных RS-триггерах с инверсными входами (рис. 4.22,а).

Рис. 4. Основной триггер содержит ИЛЭ, D1.1, D1.2, а два коммутирую щих - D2.1, D2.2 и D3.1, D3.2.

Пусть в исходном состоянии на выходах основного триггера Q n 0 и Q n 1.

При подаче на вход Т логического нуля (отсутствие счетного импульса) на выходах ИЛЭ D2.2 и D3.1 будет логическая единица, что приводит к тому, что состояние основного триггера не изменится. На выходах элементов Рис. 4. памяти D2.1 и D3.2 установятся, соответственно логические сигналы единица и ноль. При изменении сигнала Т от 0 до (наличие перепада от 0 до 1) на выходе D2.2 сигнал изменяется от 1 к 0, а на выходе D3.1 остается единичным, так как на выходе D3.2 до прихода перепада сигнал равнялся 0. При этом Q n 1 1 и Q n 1 0, а сигналы на выходах элементов памяти D2.1 D3.2 изменяются на обратные. После окончания входного импульса на выходах элементов D2.2 и D3.1 будут единичные сигналы и основной триггер не изменит своего состояния. С приходом следующего счетного импульса, с учетом состояния элементов памяти, основной триггер изменит свое состояние на обратное, то есть Q = 0. Рассмотренная схема Т-триггера реагирует на перепады из 0 в 1, то есть данный триггер является триггером с прямым динамическим входом (рис. 4.22, б).

Примером реализации Т-триггера в виде интегральной микросхемы может служить TR-триггер К6500ТТ1, способный переключаться с частотой свыше 1 ГГц (рис. 4.23).

4.4.5. Триггер Шмитта на ИЛЭ Триггер Шмитта существенно отличается от рассмотренных видов триггеров прежде всего тем, что он не выполняет функцию хранения ин формации. Его характеристика передачи имеет гистерезис с двумя пороговыми значениями напряжений U пор1 и U пор2 на входе, при которых происходит опрокидывание триггера из одного состояния в другое. Благодаря этому свойству, триггер Шмитта формирует прямоугольные импульсы из колебаний произвольной формы.

Триггер-формирователь, аналогичный триггеру Шмитта, можно построить на ИЛЭ. Схема такого триггера на ИЛЭ И-НЕ и графики на пряжений на входе и выходе приведены на рис. 4.24,а,б.

Рис. 4. Для создания регенеративного процесса переключения необходимо обеспечить определенное отношение R0 R.

Ширина петли гистерезиса определяется разностью U пор1 U пор 2.

Значения U пор1 и U пор 2 зависят от уровней выходного напряжения U и U 0, изменяющихся при смене логических элементов и увеличении (уменьшении) нагрузки на триггер. Это является существенным недос татком данного типа триггера.

4.5. Регистры 4.5.1. Назначение и классификация регистров Регистром называется последовательностный ЦУ, предназначен ный для записи, кратковременного хранения и последующего считыва ния информации, представленной в виде n - разрядной кодовой комби нации (двоичного числа, слова). Регистры могут также использоваться в качестве счетчиков и делителей частоты, узлов временной задержки им пульсов.

В соответствии с выполняемыми функциями регистры делятся на два класса: регистры хранения (памяти) и регистры сдвига (сдвигающие регистры). Регистры сдвига могут быть двунаправленными, т.е. записан ное в них слово можно сдвигать как вправо, так и влево. Для подачи сиг нала включения режима сдвига влево или вправо имеется специальный вход. Разновидностью сдвигающих регистров являются кольцевые и ре куррентные регистры.


Занесение информации в регистр называется операцией ввода или записи. Выдача информации на внешние устройства называется опера цией вывода или считывания. По способу вывода информации различа ют регистры с последовательным и параллельным выводом.

Основными характеристиками регистров являются разрядность и быстродействие. Разрядность регистра определяет количество разрядов записываемого слова. Быстродействие регистра определяется макси мально возможной тактовой частотой, с которой производится запись, сдвиг и считывание информации.

4.5.2. Регистры хранения Регистры хранения предназначены для записи, хранения и считы вания информации. Принцип построения регистра хранения на RS – триггерах приведен на рис.4.25,а.

Основу регистра составляют одноступенчатые RS – триггеры. Ка ждый триггер служит для записи и хранения одного двоичного разряда слова Аа n 1, a n 2,...a1, a 0, то есть для записи n– разрядного слова не обходимо n триггеров. Перед записью информации все триггеры уста навливаются в нулевое состояние подачей положительного единичного импульса по шине УСТ. "0". Разряды слова А подводятся к S – входам триггеров через схемы совпадения (ЛЭ "И"), управляемые по шине "ЗА ПИСЬ" единичными импульсами Е. При сигнале Е=0 обеспечивается режим хранения записанной информации, то есть новая информация на установочные входы S не подается.

Вывод информации из регистра может осуществляться в прямом и обратном коде через схемы совпадения, управляемые сигналами Е Z1 и Е Z 2. Для считывания информации в требуемом коде необходимо на соот ветствующую шину подать единичный импульс. По окончании считыва ния на RS – триггеры регистра подается сигнал сброса в "0", после чего регистр готов принимать и хранить следующее слово.

Рис.4. Таким образом, для записи, хранения и считывания одного разряда слова необходимы элемент памяти (триггер) и ЛЭ на входе и выходе. Эта элементарная часть схемы регистра иногда называется его разрядом.

Условное графическое обозначение регистра хранения приведено на рис.4.25,б.

Упрощенная схема регистра хранения на синхронных одноступен чатых D -триггерах с динамическим управлением по входу синхрониза ции приведена на рис.4.26.

Достоинством регистра на синхронных D -триггерах является су щественное уменьшение числа соединений в узле, отсутствие шины сброса разрядов регистра в нулевое состояние, так как D -триггеры при нулевом сигнале на входе самостоятельно устанавливаются в нулевое состояние. При использовании D -триггеров с динамическим управлени ем по входу синхронизации повышается устойчивость регистра к поме хам, поскольку воздействие помех возможно только в течение короткого интервала времени, равного длительности переключения триггера после перепада сигнала C.

Рис.4. Примером регистра хранения является ИМС К155 ИР15. В этом регистре, УГО которо го приведено на рис.4.27, в отличие от приве денной на рис.4.26, имеется два равноценных инверсных разрешающих входа (запись) Е1 и Е2, а также два инверсных входа Е Z1 и Е Z 2 для вывода информации в инверсном виде.

Рис.4. 4.5.3. Регистры сдвига Регистры сдвига, кроме функций, выполняемых регистрами памя ти, позволяют осуществлять сдвиг информации вправо и влево под воз действием тактовых импульсов. Если в регистры хранения двоичное слово записывается параллельным кодом, то в регистры сдвига – после довательным.

По направлению сдвига информации, записанной в регистре, раз личают регистры прямого сдвига или сдвига вправо, т.е. в сторону младшего разряда, регистры обратного сдвига или сдвига влево в сторо ну старшего разряда и реверсивные регистры, допускающие сдвиг в обо их направлениях.

Регистры сдвига реализуются, как правило, на синхронных D и JK - триггерах со статическим или динамическим управлением. Такие регистры имеют информационный вход, вход тактовых импульсов и ус тановочный вход. Выходы в регистре сдвига могут быть с триггера каж дого разряда для считывания информации параллельным кодом или только с последнего младшего разряда для считывания информации по следовательным кодом.

Схема четырехразрядного регистра сдвига вправо на синхронных D -триггерах с прямым динамическим входом С приведена на рис.4.28,а.. Регистр обеспечивает запись информации по входу D после довательным кодом и ее считывания как в последовательном, так и па раллельном коде Условное графическое обозначение регистра приведено на рис.4.28,б. Стрелка под обозначением регистра RG в основном поле показывает направление сдвига информации.

В схеме прямой выход Q каждого предыдущего (левого) триггера со единен со входом D последующего триггера. Перед записью информа ции регистр устанавливается в нулевое состояние подачей положитель ного импульса по шине «СБРОС».

Рис.4. Двоичное число в последовательном коде, начиная с младшего разряда, подается на вход D триггера старшего разряда T3. По фронту каждого тактового импульса кодовая комбинация будет продвигаться от разряда к разряду вправо и после окончания четвертого тактового им пульса запишется в регистр. Таким образом, для записи n-разрядного слова необходимо подать n импульсов сдвига.

Считывание информации последовательным кодом осуществляет ся, как и запись, путем поразрядного сдвига записанной информации к выходу Q0. При этом на вход D триггера T3 подается напряжение логи ческого нуля, что приводит к последовательному обнулению всех триг геров последовательностью тактовых импульсов. Для считывания ин формации последовательным кодом потребуется такое же число импуль сов сдвига, как и при записи.

Считывание информации параллельным кодом осуществляется в паузе между последним n -ым импульсом сдвига одного цикла записи и первым импульсом сдвига другого цикла записи или считывания после довательным кодом.

Таким образом, с помощью регистра сдвига можно осуществлять преобразование двоичного кода из последовательной формы представ ления в параллельную. Если в триггерах, на которых собран регистр, кроме входа D, имеются установочные входы S, то можно осуществить запись в регистр информации параллельным кодом и преобразовать ее из параллельной формы представления в последовательную.

Рис.4. Сброс (установка в нулевое состояние триггеров) регистра перед записью нового двоичного слова в последовательном коде может и не производиться, так как при подаче новой кодовой комбинации все триг геры регистра опрокинутся в соответствующие состояния.

На рис.4.29 приведены временные диаграммы состояний триггеров регистра при записи и считывании последовательным кодом числа 11(10)=1011(2).

Приведенный на рис.4.28 регистр осуществляет сдвиг информации вправо (в сторону младших разрядов). В регистре со сдвигом влево (рис.4.30) двоичное слово, начиная со старшего разряда, подается на вход триггера младшего разряда. Выход этого триггера соединен со вхо дом более старшего разряда и т.д.

Рис.4. Рассмотренные регистры сдвига на D -триггерах (рис.4.28 и 4.30) имеют однопроводную связь между разрядами. При построении регист ров на RS и JK -триггерах должна осуществляться двухпроводная (па рафазная) связь. Причем для записи информации в последовательном коде необходимо, чтобы триггер, на который подается информация, ра ботал как D -триггер. Схема регистра сдвига на двухступенчатых JK триггерах с установочными входами и ее условное графическое обозна чение приведены на рис.4.31.

а б Рис.4. JK -триггер преобразован в D -триггер соединением входов J и K через инвертор. Для триггеров TT2, TT1 и TT0 такого преобразования не требуется, так как соединения входов J и K с выходами предыдущего триггера парафазные. Установочные входы S 0, S1, S 2, S 3 используются для записи информации в регистр параллельным кодом.

Регистры сдвига могут быть построены и на одноступенчатых триггерах. В этом случае в каждом разряде регистра необходимо исполь зовать два триггера, которые управляются двумя сдвинутыми во времени тактовыми импульсами. Наличие двух триггеров в одном разряде обес печивает поразрядное продвижение информации в регистре от входа к выходу. Применение одноступенчатых триггеров по одному на разряд привело бы к нарушению правила работы регистра сдвига – при первом же импульсе сдвига информация, записанная в первый разряд, перешла бы последовательно во второй, третий и т.д. разряды.

Номенклатура микросхем регистров довольно большая. Регистры имеются и ТТЛ (ТТЛШ), ЭСЛ и КМОП сериях. Как правило, ИМС реги стров комбинированные, то есть выполняют функции как регистров хра нения, так и регистров сдвига. Они работают в различных режимах, на пример, сдвиг вправо, влево, прием параллельного и последовательного кода, вывод параллельного и последовательного кода. Для реализации указанных режимов в ИМС применяются соответствующие логические схемы управления.

Микросхемы регистров обозначаются двумя буквами ИР. Перед буквой стоит обозначение серии, а после них номер микросхемы. На пример, К155 ИР1 (четырехразрядный сдвиговый регистр с последова тельным и параллельным вводом данных, ТТЛ серии), К561 ИР6 (вось миразрядный с параллельными и последовательными входами и выхо дами, КМОП серии), К500 ИР141 (четырехразрядный регистр, работаю щий в четырех режимах: хранение, сдвиг вправо, сдвиг влево, парал лельный прием, ЭСЛ серии). Особую группу регистров составляют спе циализированные регистры последовательного приближения для по строения аналого-цифровых преобразователей (К155 ИР17, К564 ИР13).

4.5.4. Кольцевые регистры Кольцевые регистры строятся на основе сдвигающих регистров путем соединения выхода триггера младшего разряда со входом триггера старшего. Такие регистры (рис.4.32,а) находят применение в счетчиках делителях и распределителях импульсов.


Распределитель импульсов предназначен для формирования по очередно следующих друг за другом импульсных сигналов в различных целях. Как следует из временных диаграмм (рис.4.32,б), число цепей равно разрядности регистра.

В исходном состоянии триггер ТТ 3 находится в единичном со стоянии, так как на установочный вход S подан единичный сигнал. При подаче синхроимпульсов 1 в каждом такте переписывается в последую щий триггер. На входах триггеров длительность импульсов определяется периодом тактовых импульсов t и Т с.

а б Рис.4. После опрокидывания из 0 в 1 триггера младшего разряда ТТ 0 за счет обратной связи на входы J и K триггера старшего разряда происходит его опрокидывание в единичное состояние в следующем такте. Сигналы, снимаемые с выходов Q триггеров кольцевого регистра, могут быть ис пользованы для поочередного управления различными устройствами.

4.5.5.Рекуррентные регистры Рекуррентные регистры представляют собой сдвигающие регист ры, охваченные цепью логической обратной связи. Обычно в качестве элемента логической обратной связи используется сумматор по модулю 2.

На рис.4.33. представлена схема четырехразрядного рекуррентного регистра, в котором на вход сумматора по модулю два подаются сигналы с выходов Q0 и Q1 триггеров, а выход сумматора соединен со входом J- триггера ТТ3.

Рис.4. Порядок сдвига информации в регистре при подаче тактовых им пульсов приведен в таблице 4.8.

В исходном состоянии триггер ТТ3. устанавливается в состояние подачей на установочный вход S единичного сигнала. Все остальные триггеры регистра - в нулевом состоянии. Сигналы сдвига "С" продви гают записанную в ТТ3 единицу сначала в триггер ТТ2, а затем в TT1.

При опрокидывании триггера TT1 в единичное состояние на вход сумма тора по модулю два подается комбинация Q1Q 0 10. При этом на его выходе имеет место сигнал F Q 1 Q 0 1 0 1, что приводит в третьем такте к записи 1 в триггере Q 3. Учитывая, что в третьем такте триггер ТТ0 опрокидывается в 1, а TT1 - в 0, на входе сумматора по мо дулю два имеет место комбинация 01, что приводит в четвертом такте к тому, что триггер ТТ3 остается в единичном состоянии. В соответствии с таблицей 2.1. в течение 14 тактов комбинации состояний триггеров реги стра будут различными. Комбинация 15 такта повторяет исходную, и цикл затем повторяется.

Таким образом, данный четырехразрядный регистр с логической обратной связью формирует периодическую рекуррентную последова тельность вида 1000010000101001, длиной М 2 4 1 периодов сдви гающих импульсов.

Такие рекуррентные последовательности называются М последовательностями. В этих последовательностях в течение полного цикла М max 2 n 1 (n - количество триггеров в регистре) чередование нулей и единиц осуществляется по случайному закону, однако в сле дующем цикле закон следования повторяется. Поэтому такую последо вательность называют псевдослучайной.

Таблица 4.8.

Q Q3 Q2 Q1 Q Номер такта Исходное 1 0 0 состояние I 0 I 0 2 0 0 I 3 I 0 0 I 4 I I 0 5 0 I I 6 I 0 I I 7 0 I 0 I 8 I 0 I 9 I I 0 I 10 I I I II I I I I 12 0 I I I 13 0 0 I I 14 0 0 0 I 15 I 0 0 Рекуррентная последовательность полного цикла, длиной М max 2 n 1 получается при подключении одного из входов сумматора по модулю два только строго к определенному выходу триггера. Так, в приведенной схеме - к выходу Q1. При других подключениях этого входа получаются частичные рекуррентные циклы.

Рекуррентные регистры находят применение для получения длин ных кодовых комбинаций, приближающихся по своим статистическим характеристикам к флюктуационному (белому) шуму, в схемах коди рующих и декодирующих устройств широкополосных систем связи, при формировании сигналов синхронизации (фазирования) в системах пере дачи данных и т.п.

Широкое применение получили рекуррентные регистры в генерато рах псевдослучайных последовательностей, используемых при формиро вании изменяющихся временных интервалов (циклов).

4.6. Счетчики 4.6.1. Назначение и классификация счетчиков Счетчиком называется последовательностный цифровой узел (ПЦУ), осуществляющий счет числа входных импульсов и фиксирую щий их число в каком-либо коде.

Элементами счетчика являются Т-триггеры. Счетчик, состоящий из n триггеров, позволяет подсчитать 2 n входных импульсов, причем код числа подсчитанных импульсов определяется состоянием триггеров, вхо дящих в счетчик. С приходом очередного счетного импульса происходит изменение состояния триггеров, что и отражает в заданном коде результат счета.

Основными параметрами счетчиков являются модуль (коэффици ент) пересчета Ксч и быстродействие.

Модуль пересчета определяется числом возможных устойчивых состояний счетчика. Для двоичных счетчиков, т.е. счетчиков, работаю щих в двоичной системе счисления, модуль пересчета равен K сч 2 n, (4.21) где n – число триггеров (разрядов) счетчика.

Применяя обратные связи, можно получить любой целый коэффициент пересчета от K min 2k 1 1 до K max 2n при 2 K n.

Быстродействие счетчика определяется разрешающим временем t разр. Разрешающим временем называется минимальный отрезок вре мени между двумя счетными импульсами, при котором обеспечивается нормальное функционирование счетчика. При подаче на вход счетчика периодической последовательности счетных импульсов быстродействие счетчика оценивается минимальным периодом t разр Tmin или макси мальной частотой поступающих импульсов Fmax.

Tmin Счетчики можно классифицировать по способу кодирования, на правлению счета и способу межразрядного переноса сигналов.

По способу кодирования состояний разрядов различают счетчики с позиционным кодированием "вес" каждого разрда постоянен и состоя ние счетчика после поступления i го импульса определяется выражением Аi а n1 2 n1 а n 2 2 n 2...а j 2 j... а 0 2 0 ;

(4.22) го где а j -состояние;

j -разряда счетчика после воздействия i го входного го j импульса;

n-число разрядов счетчика;

2 -вес j разряда счетчика.

Счетчики с непозиционным кодированием не имеют постоянных ве сов разрядов, что может привести к некоторому усложнению их схем.

По направлению счета счетчики подразделяются на суммирующие, показания которых возрастают на единицу с приходом каждого входного сигнала;

вычитающие, показания которых уменьшаются на единицу с приходом каждого входного сигнала;

и реверсивные, которые могут ра ботать как суммирующие и вычитающие в зависимости от сигналов управления.

По способу межразрядного переноса сигналов различают счетчики с последовательным, параллельным, сквозным и комбинированным пере носом единицы от разряда к разряду.

Счетчики, построенные на основе асинхронных триггеров, назы ваются асинхронными, а счетчики синхронных триггеров – синхронными.

Конструктивно цифровой счетчик может быть выполнен как в виде со вокупности ИМС триггеров, соединенных по печатной плате, так и в ви де одной ИМС повышенного уровня интеграции, содержащей сформи рованную на одной подложке схему многоразрядного счетчика.

4.6.2. Суммирующие счетчики с последовательным переносом Схема двоичного трехразрядного суммирующего счетчика на двух ступенчатых Т-триггерах приведена на рис.4.34,а, а его условное графи ческое обозначение на рис.4.34,б.

В исходном состоянии триггеры счетчика установлены в состояние "0" подачей импульса сброса на вход "УСТ.0".

При подаче первого счетного импульса U сч триггер младшего разряда опрокидывается в единичное состояние, причем на выходе Q единичный перепад появится только после окончания импульса счета, так как двухступенчатый триггер опрокидывается по отрицательному перепаду входного напряжения. Задержка опрокидывания триггера ТТ относительно отрицательного перепада импульса счета составляет t зд.тр.ср..

Вторым счетным импульсом триггер ТТ 0 опрокидывается в ис ходное состояние (нулевое). При этом отрицательным перепадом напря жения на выходе Q0 первого триггера опрокидывается в единичное со стояние триггер TT1. Третьим счетным импульсом триггер ТТ 0 опро кидывается в единичное состояние, а TT1 остается в единичном состоя нии, так как отрицательный перепад напряжения на входе T -триггера отсутствует. Из временных диаграмм (рис.4.34,в) следует, что в проме жутках между счетными импульсами совокупное состояние выходов Q 2, Q1, Q0 триггеров счетчика представляет собой двоичный код числа поступающих на вход счетных импульсов. Этот двоичный код и считы вается с выходов Q 2, Q1, Q0 для определения числа поступивших на вход счетчика импульсов.

Рис.4. В суммирующем счетчике запуск каждого последующего триггера осуществляется только после опрокидывания предыдущего, то есть с за держкой, показанной на временных диаграммах.

При последовательном опрокидывании разрядных триггеров за держка распространения накапливается, что снижает быстродействие счетчика. Так, разрешающее время для n-разрядного счетчика:

t разр. nt зд.тр.ср. (4.23) 4.6.3. Вычитающие счетчики с последовательным переносом В вычитающем счетчике при каждом входном счетном импульсе двоичный код записанного числа должен уменьшаться на единицу. Схе ма такого счетчика (рис.4.35,а) отличается от схемы суммирующего счетчика тем, что счетный вход каждого последующего триггера соеди няется не с прямым, а с инверсным выходом предыдущего. Условное графическое обозначение вычитающего двоичного счетчика приведено на рис.4.35,б.

Пусть в исходном состоянии подачей единичного сигнала на уста новочные входы S триггеров в счетчик записано десятичное число 7, то есть Q2 1, Q1 1, Q0 1. Тогда при подаче первого импульса счета первый триггер опрокидывается в нулевое состояние, то есть в счетчике уже будет записано число 6 ( Q 2 1, Q1 1, Q0 0 ). При подаче второ го импульса счета триггер ТТ 0 опрокидывается в единичное состояние, а триггер TT1 -в нулевое, так как напряжение на выходе Q 0 изменяется из 1 в 0 и на счетном входе триггера TT1 действует отрицательный пе репад.

На рис.2.11,в приведены временные диаграммы счетчика, показы вающие, что код записанного числа с приходом восьми импульсов счета изменяется последовательно от 7 до 0.

Рис4. Быстродействие вычитающего счетчика с последовательным пере носом, как и суммирующего, определяется выражением 4.23.

4.6.4. Реверсивные счетчики с последовательным переносом Для построения реверсивных счетчиков используются два способа.

При первом способе счетчик имеет два входа "+1" и "-1". При подаче импульсов на вход "+1" счетчик работает в режиме суммирования, а при подаче на вход "-1" счетчик работает в режиме вычитания. Схема реали зации реверсивного счетчика по данному способу приведена на рис.4.36,а.

Согласно второму способу, все счетные импульсы поступают на один вход (счетный), а на другой вход (управляющий) подается сигнал в режиме суммирования и 0-в режиме вычитания (рис.4.36,б).

Рис.4. В схеме рис.4.36,а импульсы, поступающие на вход "+1", сумми руются, а на вход "-1" вычитаются. Предполагается, что импульсы, по ступающие на разные входы, сдвинуты во времени. Триггер Т у - управ ляющий с раздельным запуском. При подаче на вход "+1" счетного им пульса триггер Т у опрокидывается в единичное состояние, на шине суммирования появляется высокий потенциал, а на шине вычитания низ кий. Таким образом, на элементы "И" верхней группы (Э1, Э4) подан разрешающий потенциал, то есть триггеры счетчика соединяются при этом как в обычном суммирующем счетчике. Этот же счетный импульс поступает на элемент "ИЛИ" (ЭО) и элемент задержки D на счетный вход триггера ТТ 0 и опрокидывает его в единичное состояние. Элемент задержки D обеспечивает задержку оп рокидывания триггера ТТ 0 для поступления на шины суммирования и вычитания управляющего напряжения с выходов триггера Т у. При по даче на вход "-1" счетного импульса триггер Т у опрокидывается в нуле вое состояние и высокий потенциал, появляясь на шину вычитания, обеспечивает соединение триггеров счетчика в режиме вычитания.

При втором способе реализации реверсивного счетчика (рис.3.12,б) режим суммирования обеспечивается при подаче единичного управ ляющего сигнала, а вычитания – при подаче нулевого сигнала.

4.6.5 Способы повышения быстродействия счетчиков При последовательном переносе разрешающее время определяется выражением (4.23) и пропорционально разрядности счетчика. Для уско рения переноса единиц между триггерами счетчика и тем самым повы шения быстродействия цепи переноса выполняются различными спосо бами.

В зависимости от способа выполнения цепей переноса различают счетчики с параллельным, сквозным и групповым (комбинированным) пе реносом.

Схема четырехразрядного синхронного счетчика с параллельным переносом представлена на рис.4.37.

В синхронных счетчиках переключения всех Т-триггеров, на вход которых поступает сигнал Ti 1, происходит одновременно под действием синхроимпульса С=1, подаваемого на входы всех триггеров.

Сущность параллельного переноса состоит в том, что на любую схему " И " Э1, Э2, Э3 подается входной сигнал U сч и сигналы с вы ходов всех триггеров младших разрядов.

Поэтому управляющий сигнал Ti формируется на Т-входах всех триггеров одновременно (без переноса) с минимальной задержкой, рав ной задержке одной схемы И t зд. р.ср.. Поэтому разрешающее время такого счетчика минимально и равно t разр. t зд.тр.ср. t зд. р.ср. (4.24) Рис.4. Таким образом, при параллельном переносе t разр. уменьшается почти в n раз, так как t зд.тр.ср. t зд. р.ср.. Счетчики с параллельным переносом самые быстродействующие. Однако из-за ограниченного чис ла входов у ИМС ЛЭ "И" параллельный перенос возможен для счетчиков и с ограниченным числом разрядов, чаще всего n 8.

Этот недостаток отсутствует в счетчиках со сквозным переносом, схема которого приведена на рис.4.38.

Рис. 4. При сквозном переносе " И " Э1, Э2, Э3 в каждом разряде счет чика подается сигнал с выхода предыдущего элемента "И" (или входа U сч для Э1) и с прямого входа предыдущего триггера. Преимущество данного способа состоит в том, что все элементы "И" имеют только два входа. Наибольшее время переноса в рассматриваемом счетчике опреде ляется суммарным временем задержки сигнала переноса в схемах "И" и равно nt зд. р.ср.Поэтому разрешающее время при сквозном переносе t разр.скв. n 1t зд. р.ср. t зд.тр. (4.25) Из сравнения выражений 4.23, 4.24 и 4.25 следует, что при сквозном пе реносе разрешающее время несколько больше, чем при параллельном, но значительно меньше, чем при последовательном переносе.

Преимущества счетчиков с параллельным и сквозным переносом сочетаются в счетчиках с комбинированным или групповым переносом.

При комбинированном способе переноса триггеры многоразрядных счетчиков разбиваются на группы. В каждой группе осуществляется па раллельный перенос, а между группами – сквозной. При этом количество разрядов в группе выбирается, исходя из числа входов применяемых элементов "И".

4.6.6 Счетчики с произвольным коэффициентом пересчета В рассмотренных ранее счетчиках модуль пересчета имел макси мальное значение К сч К сч. max 2 n, где n-число разрядов счетчика. В этих счетчиках счет ведется до полного заполнения всех разрядов, а за тем счет повторяется. В ряде случаев возникает необходимость в счетчи ках с коэффициентом пересчета К сч 2 n. Широкое применение, напри мер, находят счетчики с коэффициентом пересчета К сч 10, называе мые декадными счетчиками.

Обычно счетчики с произвольным коэффициентом пересчета строятся на основе суммирующих счетчиков. Принцип построения счетчиков с К сч 2 n заключается в исключении избыточных состояний, число которых равно К изб. 2 n К сч.

Пусть необходимо построить декадный счетчик, модуль пересчета которого К сч 10. Очевидно, для построения такого счетчика необхо димо иметь четыре триггера, так как для счетчика из трех триггеров К сч 2 3 8. Однако для четырехразрядного счетчика К сч 2 4 16, а необходимо иметь К сч 10. Таким образом, шесть состояний счетчика являются избыточными и требуется их исключить каким либо способом, то есть возникает проблема выбора десяти необходимых состояний счет чика из шестнадцати возможных.

На практике применяются коды декад, приведенные в таблице 4.9.

Выбор того или иного кода определяется не только простотой схемы де кады, но и степенью сложности преобразователя кода, обеспечивающего визуальную индикацию состояний декады.

Существуют следующие методы исключения избыточных состоя ний:

- метод опознавания и установки;

- метод принудительного насчета в середине счета;

- метод безвентильных счетчиков.

Метод опознавания и установки Метод заключается в том, что после прихода на вход счетчика чис ла импульсов, равного коэффициенту пересчета K сч, с помощью дешиф ратора происходит опознавание того состояния счетчика К опозн, которое он при этом принимает. Полученный при этом на выходе дешифратора сигнал I устанавливает триггеры счетчика в исходное состояние К уст..

Приход следующего импульса счета приводит к началу следующего счетного цикла. При этом выполняется равенство К сч. К опозн. К уст. (4.26) Таблица 4. С избыт Число 8-4-2-1 2-4-2-1 4-2-2- ком ипуль- Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q Q3 Q2 Q1 Q сов 0 0 0 00 0 0 00 0 0 00 0 1 1 0 0 01 0 0 01 0 0 01 0 1 2 0 0 10 0 0 10 0 0 10 1 0 3 0 0 11 0 0 11 0 0 11 1 0 4 0 1 00 0 1 00 0 1 10 1 0 5 0 1 01 0 1 01 0 1 11 1 0 6 0 1 10 0 1 10 1 0 10 1 1 7 0 1 11 0 1 11 1 0 11 1 1 8 1 0 00 1 1 10 1 1 10 1 1 9 1 0 01 1 1 11 1 1 11 1 1 На рис.4.39,а приведена схема счетной декады для случая, когда К уст. =0, К опозн =10. Для опознавания числа 10 применяется дешифра тор, представляющий четырехвходовый элемент "И", на который пода ются сигналы с выходов Q3, Q2, Q1, Q0.

При достижении счетчиком состояния 10 10 10102 на все вхо ды элемента "И-НЕ" поступает сигнал I, а с его выхода сигнал 0 подает ся на инверсные входы R всех триггеров. Это приводит к сбросу счет чика в исходное состояние 0000.

На рис.4.39,б приведена схема декадного счетчика с предваритель ной установкой К уст. =6, работающего в коде с избытком 6. При кратко временной подаче на инверсные входы R триггеров нулевого потенциала все триггеры устанавливаются в нулевое состояние и на выходе элемента "И-НЕ" входы которого соединены с инверсными выходами триггеров, появляется сигнал 0. Поступая на инверсные установочные входы S триггеров ТТ1 и ТТ 2, этот сигнал устанавливает счетчик в состояние 0110, что соответствует десятичному числу 6. Первый счетный импульс переводит счетчик в состояние 7(0111), второй 8(1000) и т.д.. После окончания шестнадцатого импульса счетчик опрокидывается в состояние 0000 и вследствие появления на выходе элемента "И-НЕ" сигнала "0" оп рокидывается в состояние 0110.

а) б) в) Рис.4. Таким образом, и в этой схеме последовательность состояний триггеров счетчика отображает число поступивших на вход счетных им пульсов, однако не в обычной двоичной системе счисления (8-4-2-1).

Метод принудительного насчета в середине цикла счета.

Метод состоит в том, что к текущему состоянию счетчика с появле нием очередного импульса добавляется не одна единица, а несколько. Чис ло добавляемых единиц за цикл равняется количеству избыточных состоя ний К изб. 2 n К сч.

Один из способов реализации метода принудительного насчета для декадного счетчика путем подачи сигнала обратной связи с инверсного вы хода триггера старшего разряда приведен на рис.4.39,в. Сигнал обратной связи подается на установочные инверсные динамические входы S тех триггеров младших разрядов, которые в индексе коммутации обозначаются единицей. В данном случае индекс коммутации равен количеству избыточ ных состояний и для декадного счетчика К изб. 16 10 6 0110 2, то есть обратная связь должна подаваться на входы S триггеров ТТ 1 и ТТ 2.



Pages:     | 1 | 2 || 4 | 5 |   ...   | 7 |
 





 
© 2013 www.libed.ru - «Бесплатная библиотека научно-практических конференций»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.