авторефераты диссертаций БЕСПЛАТНАЯ БИБЛИОТЕКА РОССИИ

КОНФЕРЕНЦИИ, КНИГИ, ПОСОБИЯ, НАУЧНЫЕ ИЗДАНИЯ

<< ГЛАВНАЯ
АГРОИНЖЕНЕРИЯ
АСТРОНОМИЯ
БЕЗОПАСНОСТЬ
БИОЛОГИЯ
ЗЕМЛЯ
ИНФОРМАТИКА
ИСКУССТВОВЕДЕНИЕ
ИСТОРИЯ
КУЛЬТУРОЛОГИЯ
МАШИНОСТРОЕНИЕ
МЕДИЦИНА
МЕТАЛЛУРГИЯ
МЕХАНИКА
ПЕДАГОГИКА
ПОЛИТИКА
ПРИБОРОСТРОЕНИЕ
ПРОДОВОЛЬСТВИЕ
ПСИХОЛОГИЯ
РАДИОТЕХНИКА
СЕЛЬСКОЕ ХОЗЯЙСТВО
СОЦИОЛОГИЯ
СТРОИТЕЛЬСТВО
ТЕХНИЧЕСКИЕ НАУКИ
ТРАНСПОРТ
ФАРМАЦЕВТИКА
ФИЗИКА
ФИЗИОЛОГИЯ
ФИЛОЛОГИЯ
ФИЛОСОФИЯ
ХИМИЯ
ЭКОНОМИКА
ЭЛЕКТРОТЕХНИКА
ЭНЕРГЕТИКА
ЮРИСПРУДЕНЦИЯ
ЯЗЫКОЗНАНИЕ
РАЗНОЕ
КОНТАКТЫ


Pages:     | 1 |   ...   | 3 | 4 || 6 | 7 |

«МИНИСТЕРСТВО ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ ВОЕННЫЙ ИНСТИТУТ РАДИОЭЛЕКТРОНИКИ Г.Л. КЛОЧКОВ ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ ...»

-- [ Страница 5 ] --

Быстродействие АЦП единичного приближения определяется быстродей ствием всех входящих в него элементов и может быть определено по фор муле t пр max Tц N max Tц 2 n, (6.9) где Т ц Т G - длительность цикла преобразования;

N max 2 n - число уровней квантования в заданном диапазоне изменения U вх 1.

Величина Т ц определяет период следования импульсов генератора G, т.к. очередной импульс может воздействовать на логическую схему И толькопосле завершения цикла преобразования, который, в свою очередь, определяется суммой:

Т ц t уст ЦАП t пк t 3 д. р.ср t 3 д.сч, (6.10) где t уст ЦАП – время установления напряжения на выходе ЦАП;

t пк - время переключения компаратора;

t зд. р.ср - среднее время задержки срабатывания логического элемента И;

t зд. сч - время задержки срабатывания счетчика.

Ввиду того, что типовые ЦАП, выпускаемые промышленностью, имеют намного большее время установления, чем время задержки других элемен тов АЦП, величина t пр. max может быть приближенно определена по более простой формуле t пр. max t уст ЦАП 2 п. (6.11) Основным недостатком АЦП последовательного единичного приближения является сравнительно большое время преобразования tпр, зависящее от величины преобразуемого входного напряжения, т.к. tпр пропорционально U вх U N, где N - число уровней квантования, соответствующее дан ной величине U вх. В этом случае t пр t устЦАП N.

Указанный недостаток в значительной мере компенсируется простотой схемы преобразователя. Поэтому такие АЦП могут применяться на прак тике, когда требования к быстродействию не являются определяющими.

6.3.2. АЦП с последовательным двоичным приближением Принцип последовательного двоичного приближения состоит в сравнении входного напряжения с эталонным, сформированным таким об разом, что осуществляется последовательное двоичное приближение его к входному. Этот алгоритм приближения обеспечивает увеличение быстро действия АЦП.

Структурная схема АЦП приведена на рис.6.10.

Рис.6. Схема состоит из n - разрядного регистра сдвига ( RG ), ЦАП, компарато ра, устройства выборки – хранения (УВХ), генератора импульсов ( G ) с тактовой частотой nf тах и устройства управления (УУ), реализующего та кой режим управления регистром сдвига, который позволяет осуществить принцип последовательного двоичного приближения.

Поясним принцип управления регистром сдвига на основе графа пе реходов трехразрядного регистра (рис.6.11). Узлы графа характеризуют со стояние регистра в каждый момент сравнения напряжений U вх и U эт, причем сравнение осуществляется с частотой nf так n 2 Fmax. Направле ние переходов задается УУ в зависимости от соотношения U эт и U вх.

В начальный момент времени (момент запуска АЦП) в старший раз ряд регистра записывается «1» и он устанавливается в состояние 100. При этом значение U эт определяется весом старшего разряда. Затем осуществ ляется n 3 тактов последовательного приближения U эт к U вх.

Рис.6. В каждом такте возможны два исхода, два управляющих воздействия УУ на состояние регистра:

если U эт U вх, то производится установка очередного разряда в «1»

при сохранении состояния всех предшествующих старших разрядов;

если U эт U вх, то установка очередного разряда в «1» сопровожда ется сбросом в «0» предыдущего старшего разряда.

Рассмотрим диаграмму изменения выходного напряжения ЦАП на примере АЦП с шестиразрядным регистром сдвига ( n 6 ). На диаграмме (рис.6.12) показаны состояния регистра в каждом из шести тактов сравне ния. Исходное состояние регистра нулевое. Начинается цикл преобразова ния с того, что в старший разряд регистра (СР) заносится «1» и ЦАП выра батывает соответствующее напряжение, например, 5 В при Uоп=10 В. По скольку уровень входного сигнала не достигнут ( U вх =8,5 В), в следующий разряд регистра устройством управления заносится «1» при сохранении «1» в СР. На выходе ЦАП во втором такте появляется приращение U эт, равное 2,5 В, и суммарное напряжение U эт =7,5 В. Однако и во втором такте U эт U вх, поэтому в следующий разряд регистра также записывает ся в 1. При этом U эт получит приращение 1,25 В и станет равным 8,75 В, т.е. превысит входное. В этом случае на выходе компаратора устанавлива ется «1» и УУ вырабатывает управляющие сигналы, при которых перед ус тановкой «1» следующий разряд в данном разряде устанавливается со стояние «0».

С приходом четвертого тактового импульса «1» записывается в следую щий разряд регистра, т.е. в регистре будет записана комбинация 110100.

При этом на выходе ЦАП U эт получит приращение U эт =0,625 В и ста нет равным 8,125 В.

Рис.6. В пятом такте сравнения U эт =0,312 В, а U эт =8,437 В. Поэтому в реги стре также запишется «1». В шестом U эт =0,156 В, поэтому U эт =8,593В.

В МР будет записана «1», т.к. n 6, хотя U эт U вх.

Таким образом, спустя шесть тактов на выходе АЦП установится выход ной код, эквивалентный входному напряжению. U вх – в нашем примере код 110111.

Быстродействие АЦП последовательного двоичного приближения определяется временем, затраченным на п проб. Таким образом, t пр АЦП n t уст ЦАП, (6.12) где n - число разрядов регистра и ЦАП;

t уст ЦАП - время установления ЦАП.

Следовательно, 10 – разрядный АЦП, построенный с использованием ЦАП с t уст ЦАП =3 5 мкс будет иметь t пр =30 50 мкс, т.е. может работать с тактовой частотой 20 30 кГц.

Сравнение выражений 6.11 и 6.12 показывает, что время преобразо п вания АЦП последовательного двоичного приближения в 2 раз мень п ше, чем у АЦП последовательного единичного приближения.

Повышение быстродействия рассмотренных АЦП непосредственно связано с увеличением быстродействия применяемых в них ЦАП.

6.3.3. АЦП параллельного типа Повысить скорость преобразования в АЦП можно путем использова ния набора возможных значений эталонного напряжения и одновременно го сравнения с ними входного напряжения (метод считывания).

АЦП параллельного типа для своей реализации требует N 2 n 1 опор ных напряжений, где n-число разрядов позиционного двоичного кода на выходе, и столько же компараторов напряжения. Напряжения логического нуля или единицы с выходов компараторов подаются на регистр хранения и затем на преобразователь единичного позиционного (унитарного) кода в позиционный двоичный код.

Структурная схема трехразрядного АЦП параллельного типа приве дена на рис.6.13. Она содержит УВХ, ИОН, прецизионный делитель R1 R8, восьмиразрядный регистр хранения и преобразователь унитарно го кода в трехразрядный двоичный код.

Порядок преобразования уровня входного напряжения с помощью прецезионного делителя и компараторов в унитарный код, а затем в трех разрядный двоичный код приведен в таблице 6.2. Для любого значения входного напряжения U вх от нуля до U оп7 существует единственная ком бинация унитарного кода записываемого в регистр хранения.

Таблица 6. U вх Х 7 Х 6 Х 5 Х 4 Х 3 Х 2 Х 1 Y2 Y1 Y U вх U оп1 0 0 0 0 0 0 0 0 0 U оп1 U вх U оп 2 0 0 0 0 0 0 1 0 0 U оп 2 U вх U оп3 0 0 0 0 0 1 1 0 1 U оп3 U вх U оп 4 0 0 0 0 1 1 1 0 1 U оп 4 U вх U оп5 0 0 0 1 1 1 1 1 0 U оп5 U вх U оп 6 0 0 1 1 1 1 1 1 0 U оп 6 U вх U оп 7 0 1 1 1 1 1 1 1 1 U оп 7 U вх 1 1 1 1 1 1 1 1 1 Если, например, U оп 3 U вх U оп 4, то на выходах компараторов КН1, КН2 и КН3 формируется сигнал логической единицы, так как U оп 3 U оп 2 U оп1. Выходные сигналы компараторов устанавливают в еди ничное состояние соответствующие разряды восьмиразрядного регистра хранения RG. Предварительно в момент начала преобразования ( t н ) все разряды регистра устанавливаются в нулевое состояние.

Таким образом, для любого значения входного напряжения от 0 до U о существует единственная комбинация унитарного кода, записываемая в регистр хранения. В качестве преобразователя унитарного кода в трех разрядный двоичный можно применить ИМС шифратора КМ555ИВ1.

Точность рассмотренного АЦП определяется числом уровней кван тования, то есть количеством компараторов. Так, например, для восьми разрядного АЦП требуется N 2 8 1 255 компараторов.

Быстродействие параллельного АЦП теоретически предельно, так как входное напряжение за один шаг преобразования сравнивается с пол ным набором эталонных дискретных значений опорного напряжения на всем интервале изменения преобразуемого напряжения. Длительность та кой операции преобразования определяется временем переключения ком параторов напряжения и быстродействием цифровых элементов.

Однако это преимущество параллельных АЦП достигается ценой больших аппаратурных затрат, так как количество резисторов в прецизи онном делителе, компараторов и элементов памяти в таких АЦП растет пропорционально 2n, где n-число двоичных разрядов преобразователя. По этому на практике параллельные АЦП применяются только для построе ния быстродействующих АЦП малой разрядности n 8.

Рис.6. 6.3.4. Параллельно-последовательные (комбинированные) АЦП Многоразрядные АЦП с высоким быстродействием строятся чаще всего по параллельно-последовательному принципу. Структурная схема такого преобразователя входного аналогового напряжения в восьмиразрядный код изображена на рис.6.14. В состав схемы входят два четырехразрядных параллельных АЦП, ЦАП и вычитающее устройство.

Первые четыре старших разряда образуются на выходе параллельного АЦП первой ступени. На входе второй ступени стоит вычитающее устрой ство, на которое поступает преобразуемое напряжение с выхода устройст ва выборки-хранения и аналоговый эквивалент четырехразрядного кода первой ступени, сформированный в АЦП старших разрядов.

Рис.6. U вх.max Если U вх U ЦАП, то все четыре младших разряда зафиксируют max U вх.4max состояние 0. При U вх U ЦАП во всех четырех младших разрядах установится 1.

Для промежуточных значений разности младшие разряды устанавливают ся в состояния, соответствующие двоичному коду между 0000 и 1111.

Точность параллельно-последовательного АЦП ограничивается шагом квантования, то есть числом разрядов.

Время преобразования, характеризующее быстродействие АЦП, определя ется соотношением:

t пр 2t пр. АЦП t уст.ЦАП t уст.выч., (6.13) где t пр. АЦП -время преобразования четырехразрядного параллельного АЦП;

t уст.ЦАП -время установления ЦАП;

t уст.выч. - время установления вычитающего устройства.

Для параллельно-последовательных АЦП, выполненных на современной элементной базе, время преобразования t пр 70нС.

В настоящее время отечественная промышленность выпускает ряд АЦП в интегральном исполнении, например, ИМС К572 ПВ1, К572 ПВ2, К572 ПВ3, К1107 ПВ1, К1107 ПВ2 и др. Основные параметры некоторых ИМС АЦП приведены в таблице 6.3.

Таблица 6. ld, % пш, Уров. Уров.

t пр, f пр, вход. вы l, % (ед.МР) ед.МР n Тип ИМС (мкС) (МГц) напр., ход.

(ед.МР) (В) В. кода К572 ПВ1 12 0,1 0,4 170 0,25 2 ТТЛ 0,05-0,2 (А,Б,В) К572 ПВ3 8 ( 0,5) ( 0,75) 3 7,0 1,5 ТТЛ К1107 ПВ1 6 ( 0,5) ( 0,5) ( 0,1) 0,1 20 -2+0 ТТЛ К1107 ПВ2 8 ( 0,5) ( 1,0) ( 0,1) 0,1 20 -2+0 ТТЛ К1107 ПВ3 6 - 0,02 100 2,5 ЭСЛ ( 0,25) (А,Б) К1107 ПВ4 8 ( 1,0) - - 0,03 100 2,5 ЭСЛ К1107 ПВ5 6 - 0,02 50 1 2,0 ЭСЛ ( 0,25) К1108 ПВ1 10 (0,75 0,9 30 ТТЛ ( 1 3) (4 7) (А,Б) 3) К1108 ПВ2 12 ( 2,0) ( 1,0) 10 2 30 - ТТЛ 6.4. Элементная база АЦП и ЦАП При реализации современных АЦП и ЦАП, кроме рассмотренных цифровых узлов, таких, как счетчики, регистры, компараторы, генераторы импульсов находят применение УВХ, двунаправленные (аналоговые) клю чи, ИОН. Рассмотрим принципы функционирования и основные характе ристики этих узлов.

6.4.1. Двунаправленные ключи Двунаправленные (аналоговые) ключи используются в ЦАП и АЦП для коммутации аналоговых сигналов между источником и нагрузкой с мини мальными искажениями коммутируемых сигналов, как по уровню, так и во времени.

Двунаправленный ключ (рис.6.15) состоит из двух МОП-транзисторов VT и VT2 c каналами разных типов проводимости. Истоки и стоки обоих тран зисторов соединены и выведены для подключения входных и выходнах сигналов. Управление ключом осуществляется двумя взаимоинверсными сигналами U и U, которые поступают на затворы транзисторов. Питаю щее напряжение подается на выводы подложек: U ИП для р-канального транзистора и U ИП (общая точка) для п-канального.

Оба транзистора открыты, когда потенциал затвора транзистора с каналом п-типа равен или близок к U ИП и одновременно потенциал затвора транзи стора с каналом р-типа U ИП. При этом проводящие каналы обоих транзисторов имеют небольшое сопро тивление (100 1000)Ом и ключ обладает двусторон ней проводимостью между точками А и Б. Парал лельное включение транзисторов уменьшает общее сопротивление.

Когда управляющие напряжения на затворах обоих транзисторов меняют свои значения, транзисторы за пираются, и сопротивление между выводами Х(t) и Y(t) в это время превосходят 10 Ом.

Рис. 6. Благодаря параллельному соединению двух ключей с каналами разных типов проводимости, коммутируемые сигналы не зависят от порогов отпирания ключей и могут изменяться в пределах напряжения источника питания. Результирующее сопротивление проводя щих каналов обоих транзисторов в открытом состоянии rпр определяется входным напряжением U ИП и сопротивлением нагрузки. Сопротивление каналов имеет активный характер и линейно в рабочем диапазоне входных напряжений. Реактивные составляющие не проявляются вплоть до не скольких мегагерц. По этим причинам двунаправленные ключи использу ются для коммутации как дискретных, так и аналоговых сигналов.

Примером ИМС двунаправленных ключей является микросхема К564 КТ3.

Условное графическое обозначение этой схемы приведено на рис.6.16.

Микросхема содержит четыре одинаковых ключа, в каждом из которых имеется управляющий вход V.

Электрическое питание всех ключей общее. Когда сигнал V на управляющем входе имеет уровень U вх, ключ проводит, а при U вх он заперт. Эксплуатаци онные параметры ИМС К564 КТ3 следующие:

Rвых 500Ом при U ИП =10В и Rвых 5000Ом при U ИП =5В;

Входное сопротивление цепи управления примерно Рис. 6. 1012Ом;

максимальная частота управляющего сигнала 7МГц;

размах коммутируемых сигналов может быть равен напряжению питания.

6.4.2. Устройства выборки-хранения (УВХ) УВХ предназначено для выборки мгновенного значения входного сигнала и хранения его в течение заданного времени с требуемой точностью. В УВХ осуществляется переход от аналогового входного сигнала U вх t к импульсному значению аналогового сигнала в дискретные моменты вре мени U вх t n, где n=1,2,3… Причем t ni t ni 1 t, где t - интервал дискретизации, определяемый в соответствии с теоремой Котельникова.

Как правило, в состав УВХ входят: операционные усилители, выполняю щие роль буферных каскадов между входом и запоминающим элементом;

аналоговые ключи, обеспечивающие переход схемы из режима выборки в режим хранения и наоборот;

схемы управления ключами;

запоминающие элементы, обычно конденсаторы и схемы коррекции. На рис.6.17 приведе на схема УВХ, включающая указанные выше элементы.

Рис. 6. В этой схеме параметры, определяющие точность, быстродействие и до пустимое время хранения, зависит от характеристик ее элементов.

Время выборки t в определяется быстродействием аналогового ключа и ве личиной сопротивления канала в открытом его состоянии, выходным со противлением источника сигнала и величиной емкости запоминающего конденсатора С3. Величина С3, в свою очередь, связана с требованиями к точности хранения и запоминания. Разумеется, что для реализации высо кой частоты выборки требуется и высокое быстродействие ОУ, определяе мое tуст. Важным параметром УВХ является апертурное время tап, опреде ляющее максимальное время от момента подачи команды на хранение до момента перехода схемы в данный режим.

Отечественной промышленностью создана ИМС УВХ типа КР1100 СК2.

Основные электрические характеристики данной ИМС:

время выборки tв – не более 10 мкС;

апертурное время tап – не более 250 нС;

скорость спада выходного напряжения в режиме хранения Vсп – не более 5 мВ/с;

ток потребления Iпотр. - 6.5мА.

6.4.3. Источники опорного напряжения Источники опорного напряжения (ИОН) используются а ЦАП и АЦП для питания резистивных делителей, подачи порогового напряжения на компа раторы, компенсации преобразуемой аналоговой величины, получения эта лонных напряжений и т.д.

Основным требованием, предъявляемым к ИОН, является стабильность выходного напряжения при изменении тока нагрузки в заданных пределах и при изменении температуры. Для обеспечения этого требования в состав ИОН входят ОУ, интегральные линейные стабилизаторы напряжения, схе мы термокомпенсации.

В настоящее время в качестве ИОН используются выпускаемые отечест венной промышленностью ИМС серии К142.

Параметры некоторых ИМС этой серии приведены в таблице 6.4.

Таблица 6. Электрические параметры К142 ЕН3 К142 ЕН5 К142 ЕН Ток нагрузки Iн,А, не более 1,0 3,0 0, 5 3 30 5 Номинальное выходное напря жение Uвых,В не менее Коэффициент нестабильности 0,05 0,05 0, по напряжению Кu,%, не более Коэффициент нестабильности 0,5 3,0 0, по току КI,%, не более Рассеиваемая мощность, 4 10 Ррас,Вт, не более При построении схем ЦАП и АЦП используют внешние или внутренние (встроенные) ИОН. В качестве внешних ИОН используются ИС для высо костабильных источников вторичного электропитания. Встроенные ИОН представляют собой элементы функционально-полных БИС. Встроенный ИОН использован в БИС АЦП типа К1113 ПВ1.

ГЛАВА 7. ПОЛУПРОВОДНИКОВЫЕ ЗАПОМИНАЮЩИЕ УСТРОЙСТВА 7.1. Назначение, основные параметры и классификация полу проводниковых запоминающих устройств 7.1.1. Назнечение и основные параметры полупроводниковых запо минающих устройств Запоминающие устройства (ЗУ) предназначены для записи, хранения и воспроизведения больших объемов цифровой информации и обмена ею с другими ЦУ. В этой главе рассматриваются только полупроводниковые ЗУ, реализуемые в интегральном исполнении. Микросхемы памяти явля ются одним из основных узлов ЭВМ, а также находят широкое примене ние в системах передачи дискретных сигналов в различной радиоэлек тронной аппаратуре. В общем объеме выпуска ИМС они занимают около 40%. В настоящее время созданы и используются десятки различных типов полупроводниковых ЗУ.

Основными параметрами ЗУ являются:| Информационная емкость — максимально возможный объем храни мой информации. Выражается в битах или словах (байтах). Бит xpaнится запоминающим элементом (ЗЭ), а слово—запоминающей ячейкой (ЗЯ), т. е. группой ЗЭ, к которым возможно лишь одновременное обращение.

Байт равен 8 битам. Более крупными единицами являются Кбит (килобит) равный 210(1024) бит и Мбит (мегабит) равный 220(1048576) бит.

Организация ЗУ— произведение числа хранимых слов на их разряд ность. Это произведение определяет информационную емкость ЗУ, однако при одной и той же информационной емкости организация ЗУ может быть различной.

Быстродействие ЗУ оценивается временами считывания (чтения), за писи и длительностью цикла чтения/записи. Время считывания — интер вал между моментами подачи сигнала чтения и появления цифровой ин формации, соответствующей заданному адресу, на выходе ЗУ. Время запи си — интервал после подачи сигнала записи, достаточный для установле ния ЗЭ (ЗЯ) в состояние, задаваемое входной цифровой информацией. Ми нимально допустимый интервал между последовательными чтениями или записями образует соответствующий цикл. Длительность цикла может превышать суммарное время чтения и записи, т. к. после этих операций может потребоваться время для восстановления необходимого начального состояния ЗУ.

Для современных ЗУ рассмотренные параметры дополняются новы ми. Причиной является более сложный характер доступа к хранимым дан ным, когда обращение к первому слову некоторой группы слов (пакета) требует большего времени, чем обращение к последующим. Для таких ре жимов вводят параметр времени доступа при первом обращении (Latency) и темпа передач для последующих слов пакета (Bandwidth). Темп передач в свою очередь оценивается двумя значениями — предельным (внутри па кета) и усредненным (с учетом Latency). С уменьшением пакета усреднен ный темп снижается, все более отличаясь от предельного.

Кроме рассмотренных параметров для ЗУ, используется и ряд других (уровни напряжений, токи, емкости выводов, температурный диапазон и т.д.), которые здесь не рассматриваются. Одним из важных параметров яв ляется энергонезависимость, т. е. способность ЗУ сохранять данные при отключении напряжения питания. Энергонезависимость может быть есте ственной, т. е. присущей самим ЗЭ, или искусственной, достигаемой вве дением резервных источников питания, автоматически подключаемых к накопителю ЗУ при снятии основного питания.

7.1.2. Классификация полупроводниковых ЗУ Проведем классификацию ЗУ (рис.7.1) по важнейшему признаку способу доступа к данным. По этому признаку ЗУ делятся на адресные, последовательные и ассоциативные При адресном доступе код на адресном входе указывает ячейку, с ко торой ведется обмен. Все ячейки адресной памяти в момент обращения равнодоступны. Эти ЗУ наиболее разработаны, и другие виды памяти час то строят на основе адресной с соответствующими модификациями.

Адресные ЗУ делятся на постоянные ЗУ и оперативные ЗУ.

Постоянные ЗУ - ПЗУ (американский эквивалент — ROM (Read-Only Memory)) делятся на масочные ПЗУ, однократно программируемые поль зователем ПЗУ, репрограммируемые ПЗУ и Флэш память. В ПЗУ содер жимое либо вообще не изменяется, либо изменяется редко.

Масочные ПЗУ - ПЗУМ (ROM(M)) программируются при изготов лении методами интегральной технологии с помощью соответствующих масок. Изменить содержимое масочных ПЗУ невозможно.

Следующая разновидность ПЗУ – это однократно программируемые пользователями ПЗУ(ППЗУ). В американской терминологии они обозна чаются PROM (Programmable Read-Only Memory).

В репрограммируемых ПЗУ (РПЗУ) содержание может быть замене но путем стирания старой информации и записи новой. В РПЗУ-УФ (аме риканское название EPROM - Electrically Programmable ROM) стирание выполняется с помощью облучения кристалла ультрафиолетовыми лучами.

В РПЗУ-ЭС (американское название EEPROM или E2PROM - Electrically Erasable Programmable ROM) стирание производится электрическими сиг налами Программирование ППЗУ и репрограммирование РПЗУ-УФ и РПЗУ-ЭС производятся в обычных лабораторных условиях с помощью специальных программаторов.

Рис. 7. Память типа Флэш (Flash) по запоминающему элементу подобна па мяти типа РПЗУ-ЭС, но имеет структурные и технологические особенно сти, позволяющие выделить ее в отдельный вид.

Оперативные ЗУ – ОЗУ (американское название RAM - Random-Acces Memory) хранят данные, участвующие в обмене при исполнении текущей программы, которые могут быть изменены в произвольный момент време ни. Запоминающие элементы ОЗУ, как правило, не обладают энергонеза висимостью.

ОЗУ делятся на статические (SRAM - Static RAM) и динамические (DRAM - Dynamic RAM). В статических ОЗУ запоминающими элементами являются триггеры, сохраняющие свое состояние, пока на ИМС подано питание и нет записи новых данных. В динамических ЗУ данные хранятся в виде зарядов конденсаторов, образуемых элементами МОП-структур.

Саморазряд конденсаторов ведет к разрушению данных, поэтому они должны периодически (каждые несколько миллисекунд) регенерироваться.

В то же время плотность упаковки динамических элементов памяти в не сколько раз превышает плотность упаковки, достижимую в статических ОЗУ.

Регенерация данных в динамических ЗУ осуществляется с помощью специальных контроллеров. Разработаны также ЗУ с динамическими запо минающими элементами, имеющие внутреннюю встроенную систему ре генерации, у которых внешнее поведение относительно управляющих сиг налов становится аналогичным поведению статических ОЗУ. Такие ЗУ на зывают квазистатическими.

Статические ОЗУ можно разделить на асинхронные, тактируемые и синхронные (конвейерные). В асинхронных сигналы управления могут за даваться как импульсами, так и уровнями. Например, сигнал разрешения работы может оставаться неизменным и разрешающим на протяжении многих циклов обращения к памяти. В тактируемых ЗУ некоторые сигналы обязательно должны быть импульсными, например, сигнал разрешения ра боты CS в каждом цикле обращения к памяти должен переходить из пас сивного состояния в активное (должен формироваться фронт этого сигнала в каждом цикле). В синхронных ОЗУ организован конвейерный тракт пе редачи данных, синхронизируемый от тактовой системы процессора, что дает повышение темпа передач данных в несколько раз Динамические ОЗУ характеризуются наибольшей информационной емкостью и невысокой стоимостью, поэтому именно они используются как основная оперативная память ЭВМ. Поскольку от этой памяти требуется высокое быстродействие, разработаны многочисленные архитектуры по вышенного быстродействия, перечисленные в классификации и рассмотренные в параграфе 7.5.6.

Статические ЗУ в 4...5 раз дороже динамических и приблизительно во столько же раз меньше по информационной емкости. Их достоинством является высокое быстродействие, а типичной областью использования — схемы кэш-памяти.

В ЗУ с последовательным доступом записываемые данные образуют некоторую очередь. Считывание происходит из очереди слово за словом либо в порядке записи, либо в обратном порядке. Моделью такого ЗУ яв ляется последовательная цепочка запоминающих элементов, в которой данные передаются между соседними элементами.

Прямой порядок считывания имеет место в буферах FIFO с дисцип линой "первый пришел — первый вышел" (First In — First Out), а также в файловых и циклических ЗУ. Разница между памятью FIFO и файловым ЗУ состоит в том, что в FIFO запись в пустой буфер сразу же становится дос тупной для чтения, т. е. поступает в конец цепочки (модели ЗУ). В файло вых ЗУ данные поступают в начало цепочки и появляются на выходе после некоторого числа обращений, равного числу элементов в цепочке. При не зависимости операций считывания и записи фактическое расположение данных в ЗУ на момент считывания не связано с каким-либо внешним при знаком. Поэтому записываемые данные объединяют в блоки, обрамляемые специальными символами конца и начала (файлы). Прием данных из фай лового ЗУ начинается после обнаружения приемником символа начала блока.

Считывание в обратном порядке свойственно стековым ЗУ, для кото рых реализуется дисциплина "последний пришел — первый вышел". Такие ЗУ называют буферами LIFO (Last In — First Out).

В циклических ЗУ слова доступны одно за другим с постоянным пе риодом, определяемым емкостью памяти. К такому типу среди полупро водниковых ЗУ относится видеопамять (VRAM).

Время доступа к конкретной единице хранимой информации в после довательных ЗУ представляет собою случайную величину. В наихудшем случае для такого доступа может потребоваться просмотр всего объема хранимых данных.

Ассоциативный доступ реализует поиск информации по некоторому признаку, а не по ее расположению в памяти (адресу или месту в очереди).

В наиболее полной версии все хранимые в памяти слова одновременно проверяются на соответствие признаку, например, на совпадение опреде ленных полей слов (тегов — от английского слова tag) с признаком, зада ваемым входным словом (теговым адресом). На выход выдаются слова, удовлетворяющие признаку. Дисциплина выдачи слов, если тегу удовле творяют несколько слов, а также дисциплина записи новых данных могут быть разными. Основная область применения ассоциативной памяти в со временных ЭВМ - кэширование данных.

Технико-экономические параметры ЗУ существенно зависят от их схемотехнологичеекой реализации. По этому признаку также возможна классификация ЗУ, однако этот вопрос будет рассмотрен применительно к отдельным типам памяти.

7.2. Основные структуры полупроводниковых запоминающих уст ройств 7.2.1. Структуры адресных ЗУ Адресные ЗУ представлены в классификации постоянными и опера тивными запоминающими устройствами. Многочисленные варианты этих ЗУ имеют много общего с точки зрения структурных схем, что делает бо лее рациональным не конкретное рассмотрение каждого ЗУ в полном объ еме, а изучение некоторых обобщенных структур с последующим описа нием запоминающих элементов для различных ЗУ. Общность структур особенно проявляется для статических ОЗУ и памяти типа ROM. Структу ры динамических ОЗУ имеют свою специфику и рассмотрены далее. Для статических ОЗУ и памяти типа ROM наиболее характерны структуры 2D, 3D и 2DM.

Структура 2D В структуре 2D (рис.7.2) запоминающие элементы ЗЭ организованы в прямоугольную матрицу размерностью М = k m, где М — информационная емкость памяти в битах;

k — число хранимых слов;

m — их разрядность.

Дешифратор адресного кода DC при наличии разрешающего сигнала CS активизирует одну из выходных линий, разрешая одновременный дос туп ко всем элементам выбранной строки, хранящей слово, адрес которого соответствует номеру строки. Элементы одного столбца соединены верти кальной линией — внутренней линией данных (разрядной линией, линией записи/считывания).

Элементы столбца хранят одноименные биты всех слов. Направление обмена определяется усилителями чтения/записи под воздействием сигна ла R W (Read — чтение, Write — запись).

Рис. 7. Структура 3D Структура 3D позволяет резко упростить дешифраторы адреса с по мощью двухкоординатной выборки запоминающих элементов. Принцип двухкоординатной выборки поясняется (рис.7.3) на примере ЗУ однораз рядной организации.

Здесь код адреса разрядностью n делится на две половины, каждая из которых декодируется отдельно. Выбирается запоминающий элемент, на ходящийся на пересечении активных линий выходов обоих дешифраторов.

Таких пересечений будет 2n/2 2n/2 = 2n.

Суммарное число выходов обоих дешифраторов составляет 2n/2 + 2n/2 =2 2n/2 =2(n/2)+ что гораздо меньше, чем 2n при реальных значениях n.

Рис. 7. Уже для ЗУ небольшой емкости видна эта существенная разница: для структуры 2D при хранении 1К ЗЭ потребовался бы дешифратор с выходами, тогда как для структуры типа 3D нужны два дешифратора с выходами каждый. Недостатком структуры 3D в первую очередь является усложнение элементов памяти, имеющих двухкоординатную выборку.

Структура типа 3D, показанная на рис.7.3 для ЗУ с одноразрядной организацией, может применяться и в ЗУ с многоразрядной организацией (рис.7.4), приобретая при этом "трехмерный" характер Рис.7. В этом случае несколько матриц управляются от двух дешифрато ров, относительно которых они включены параллельно. Каждая матрица выдает один бит адресованного слова, а число матриц равно разрядности хранимых слов.

Структура 2DM В структурах типа 2DM (2D модифицированная) сочетаются достоин ства обеих рассмотренных структур — упрощается дешифрация адреса и не требуются запоминающие элементы с двухкоординатной выборкой.

Запоминающие устройства типа ROM (рис.7.5, а) структуры 2DM для матрицы запоминающих элементов с адресацией от дешифратора DCx имеет как бы характер структуры 2D: возбужденный выход дешифратора выбирает целую строку. Однако в отличие от структуры 2D, длина строки не равна разрядности хранимых слов, а многократно ее превышает. При этом число строк матрицы уменьшается и, соответственно, уменьшается число выходов дешифратора. Для выбора одной из строк служат не все разряды адресного кода, а их часть An-i... Ak. Остальные разряды адреса (от – Аk-1 до Ао) используются, чтобы выбрать необходимое слово из того множества слов, которое содержится в строке. Это выполняется с помо щью мультиплексоров, на адресные входы которых подаются коды Аk-1...

Ао.

Длина строки равна m2k, где m — разрядность хранимых слов. Из ка ждого "отрезка" строки длиной 2k мультиплексор выбирает один бит. На выходах мультиплексоров формируется выходное слово. По разрешению сигнала CS, поступающего на входы ОЕ управляемых буферов с тремя со стояниями, выходное слово передается на внешнюю шину.

На рис. 7.5, б в более общем виде структура 2DM показана для ЗУ ти па RAM с операциями чтения и записи. Из матрицы М по-прежнему счи тывается "длинная" строка.

Рис. 7.5.

Данные в нужный отрезок этой строки записываются (или считыва ются из нее) управляемыми буферами данных BD, воспринимающими вы ходные сигналы второго дешифратора DCy, и выполняющими не только функции мультиплексирования, но и функции изменения направления пе редачи данных под воздействием сигнала R W.

7.2.2.Структуры запоминающих устройств с последовательным доступом Память с последовательным доступом строится либо с использова нием продвижения данных в цепочке элементов (подобно регистрам сдви га), либо с хранением данных в адресном ЗУ с необходимым управлением адресом доступа. Основными представителями этого вида памяти являют ся видеопамять, буфер FIFO и стек.

Видеопамять Видеопамять работает циклично, на ее выходе последовательно, син хронно со сканированием экрана монитора лучом ЭЛТ, появляются коды, задающие параметры светимости (цвет, яркость) элементарных точек эк рана — пикселов. Текущее изображение на мониторе — кадр — представ лено последовательностью слов, длина которой равна числу пикселов эк рана. Слово, соответствующее одному пикселу, может иметь разрядность от 8 (для черно-белых мониторов) до 24 (для полноцветного режима).

При реализации видеопамяти на основе адресной памяти цикличе ский доступ к данным обеспечивается счетчиком адреса с модулем, рав ным числу запоминаемых слов (пикселов экрана). При считывании после каждого обращения адрес увеличивается на единицу, обеспечивая после довательное обращение ко всем ячейкам ЗУ. При переполнении счетчика формируется сигнал для запуска кадровой синхронизации монитора.

При реализации видеопамяти на основе регистров хранения каждое m-разрядное слово, соответствующее пикселу, записывается и хранится в отдельном регистре (рисю7.6.). Продвижение информации по цепочке ре гистров, замкнутых в кольцо, обеспечивается синхронно с продвижением электронного луча по экрану ЭЛТ от пиксела к пикселу.

Если информация от кадра к кадру не изменяется, то на адресный вход мультиплексора от устройства управления подается сигнал логиче ского 0 и выход цепочки регистров замыкается на ее вход. Если информа ция, соответствующая определенному пикселу изменяется, то запись ее в регистр хранения данного пиксела осуществляется с помощью устройства управления, в котором осуществляется сравнение кода текущего пиксела с кодом кадрового и строчного синхросигналов пиксела, сменившего код.

При этом на адресный вход мультиплексора подается сигнал логической и изменившаяся информация записывается в регистр в течение одного так та работы.

Рис. 7. Пакетная запись информации, соответствующей новому кадру, мо жет начинаться после появления запроса на запись в момент прохождения кода кадрового синхросигнала. При этом вырабатывается сигнал разреше ния передачи кадра из памяти ЭВМ на вход Din, а мультиплексор переклю чается на канал D1. После приема целого кадра счетчик устройства управ ления, емкость которого равна длине кадра, переполняется, и под воздей ствием сигнала переполнения ЗУ возвращается в режим циклической пере записи.

Буфер FIFO Буфер FIFO, структура которого приведен на рис. 7.7, представляет собою ЗУ для хранения очередей данных с порядком выборки слов, таким же, что и порядок их поступления. Интервалы между словами могут быть совершенно различными, т. к. моменты записи слова в буфер и считывания из него задаются внешними сигналами управления (WR и RD) независимо друг от друга.

Новое слово ставится в конец очереди, считывание же осуществляется с начала очереди.

Рис. 7. Перед началом работы оба счетчика адресов CT1 и СТ2 сбрасывают ся. При записи адреса увеличиваются на единицу при каждом обращении, т. е. возрастают, начиная с нулевого. То же происходит при чтении слов, так что адрес чтения всегда следует за адресом записи. Если адреса срав няются при чтении, то буфер пуст. Если адреса сравняются при записи, то буфер полон (адресами занята вся емкость счетчика). Эти ситуации отме чаются соответствующими сигналами. Если буфер полон, то нужно пре кратить прием данных, а если пуст, то нужно прекратить чтение. Очередь удлиняется или укорачивается в зависимости от разности чисел записан ных и считанных слов. Переход через нуль осложнений не вызывает.

Построение стека можно решить аналогичным способом.

7.2.3. Структуры ассоциативных ЗУ Кэш-память Кэш-память запоминает копии информации, передаваемой между устройствами (прежде всего между процессором и основной памятью).

Она имеет небольшую емкость в сравнении с основной памятью и более высокое быстродействие (реализуется на триггерных элементах памяти).

При чтении данных сначала выполняется обращение к кэш-памяти (рис. 7.8). Если в кэше имеется копия данных адресованной ячейки основ ной памяти, то кэш вырабатывает сигнал Hit (попадание) и выдает данные на общую шину данных. В противном случае сигнал Hit не вырабатывает ся и выполняется чтение из основной памяти и одновременное помещение считанных данных в кэш.

Рис. 7. Эффективность кэширования обуславливается тем, что большинство прикладных программ имеют циклический характер и многократно ис пользуют одни и те же данные. Поэтому после первого использования данных из относительно медленной основной памяти повторные обраще ния требуют меньше времени. К тому же при использовании процессором кэш-памяти основная память освобождается, и могут выполняться регене рация данных в динамическом ЗУ или использование памяти другими уст ройствами.

Объем кэш-памяти много меньше емкости основной памяти и любая еди ница информации, помещаемая в кэш, должна сопровождаться дополни тельными данными (тегом), определяющими, копией содержания какой ячейки основной памяти является эта единица информации.

В полностью ассоциативной кэш-памяти (FACM, Fully Associated Cache Memory), структура которой показана на рис. 7.9, каждая ячейка хранит данные, а в поле "тег" — полный физический адрес информации, копия которой записана. При любых обменах физический адрес запрашиваемой информации сравнивается с полями "тег" всех ячеек и при совпадении их в любой ячейке устанавливается сигнал Hit.

При чтении и значении сигнала Hit = 1 данные выдаются на шину данных, если же совпадений нет (Hit == 0), то при чтении из основной па мяти данные вместе с адресом помещаются в свободную или наиболее давно не используемую ячейку кэш-памяти.

Рис. 7. При записи данные вместе с адресом сначала, как правило, разме щаются в кэш-памяти (в обнаруженную ячейку при Hit = 1 и свободную при Hit = 0). Копирование данных в основную память выполняется под управлением специального контроллера, когда нет обращений к памяти.

6.3. Постоянные запоминающие устройства Постоянные запоминающие устройства (ПЗУ) хранят информацию, которая либо вообще не изменяется (ПЗУМ и ППЗУ), либо изменяется редко (РППЗУ).

В масочные ЗУ (ПЗУМ или ROM(M)) информация записывается при изготовлении микросхем на промышленных предприятиях с помощью шаблона (маски) на завершающем этапе технологического процесса.

В ЗУ программируемых однократно (ППЗУ или PROM) инфор мация заносится потребителем. Для этого используются несложные уст ройства (программаторы).

В репрограммируемые ПЗУ (РПЗУ) информация может заносится многократно.

ПЗУ имеют многоразрядную организацию (чаще всего 8-разрядную или 4-разрядную, для некоторых ИМС 16-разрядную) и обычно выполня ются по структуре 2DM. Простейшие ЗУ могут иметь структуру 2D. Тех нологии изготовления постоянных ЗУ разнообразны — ТТЛ(Ш), КМОП, n-МОП и др.

7.3.1. Элементы масочных ПЗУ Масочные ПЗУ (ПЗУМ-ROM(M)) состоят из матрицы биполярных (МОП) транзисторов или диодной матрицы и схем обрамления, состоящих из дешифраторов, регистров и усилителей считывания. Схема соединения транзисторов в матрице формируется на одной из завершающих техноло гических операций. На рис.7.10,а приведена структурная схема ПЗУ на би полярных транзисторах.

Рис.7. Информация записывается однократно с помощью схемы соедине ния транзисторов с адресной шиной: наличие соединения соответствует 0, его отсутствие – 1. При выборке строки транзисторы, соединенные с ад ресной шиной, открываются и на соответствующих им информационных шинах и выводах фиксируется 0. На остальных выводах будет уровень 1.

Условное графическое обозначение масочного ПЗУ приведено на рис.7.10,б. Символ в правом поле УГО означает, что выходы ИМС DO0,, DOk 1 могут находиться в трех состояниях: логической 1, логического 0 и состояния высокого выходного сопротивления (импедан са). Кроме этого символа применяются еще два типа символов, характери зующих выходы ЗУ:

- открытый вывод коллектора n-p-n структуры (стока в п - МОП);

- открытый вывод эмиттера n-p-n структуры (истока в п - МОП).

Современные ИМС масочных ПЗУ, выполненные на биполярных транзи сторах, имеют время выборки t выб =(40-100) нС, энергопотребление Рпотр =(0,05 0,4) мВт/бит.

Матрицы ПЗУМ на МОП-транзисторах и диодах приведены на рис.7.11,а,б.

а б Рис. 7. В матрицах на МОП-транзисторах (рис.7.11,а) в транзисторах, со ответствующих хранению нуля, увеличивают толщину подзатворного окисла, что ведет к увеличению порогового напряжения. В этом случае на пряжение на адресной шине ЗУ (Ш1) не в состоянии открыть транзистор и напряжение на выходе такого ЗЭ равно нулю. Постоянно закрытое состоя ние транзистора аналогично его отсутствию в схеме матрицы.

В матрице на диодах (рис. 7.11, б) горизонтальные линии являются линиями выборки слов (адресными шинами-Ш1), а вертикальные — ли ниями считывания. Считываемое слово определяется расположением дио дов в узлах координатной сетки. При наличии диода высокий потенциал выбранной горизонтальной линии передается на соответствующую верти кальную линию, и в данном разряде слова появляется сигнал логической единицы. При отсутствии диода потенциал близок к нулевому, т. к. верти кальная линия через резистор связана с корпусом.

7.3.2. Элементы программируемых ПЗУ Масочные ПЗУ отличаются компактностью запоминающих элемен тов и, следовательно, высоким уровнем интеграции. При больших объемах производства масочные ПЗУ предпочтительны, однако при недостаточной тиражности ЗУ затраты на проектирование и изготовление шаблона для технологического программирования ЗУ окажутся чрезмерно высокими.

Отсюда видна и область применения масочных ЗУ — хранение стандарт ной информации, имеющей широкий круг потребителей. В частности, ма сочные ЗУ имеют в качестве "прошивки" коды букв русского алфавитa (РЕ21), таблицы типовых функций (синуса, ;

квадратичной функции и др.), стандартное программное обеспечение и т. п.

В программируемых ПЗУ (ППЗУ или PROM) микросхемы про граммируются устранением или созданием специальных перемычек. В ис ходной заготовке имеются (или отсутствуют) все перемычки. После про граммирования остаются или возникают только необходимые.

Программируемые ПЗУ могут строиться на основе транзисторов, в эмиттерные цепи которых включаются разрушающиеся при записи ин формации плавкие перемычки (типа fuse - предохранитель). При этом в исходном состоянии ЗУ имеет все перемЫЧКИ, а при программировании часть их ликвидируется путем расплавления импульсами тока достаточно большой амплитуды и длительности.

Вариант построения ППЗУ на основе многоэмиттерных транзисто ров показан на рис.7.12,а. Условное графическое обозначение ППЗУ при ведено на рис.7.12,б.

В указанной схеме каждый транзистор составляет строку. При вы борке по адресной шине поступает сигнал, открывающий транзистор, ра ботающий в режиме эмиттерного повторителя. До программирования транзисторы передают высокий потенциал базы на все выходные (разряд ные) линии, т. е. по всем адресам записаны слова, состоящие из одних единиц. Программирование осуществляется пережиганием плавких пере мычек из нихрома, сплавов титана или поликристаллического кремния.

Пережигание перемычки в цепи какого-либо эмиттера дает ноль в данном разряде слова. Выходы матрицы связаны с внешними цепями через буфер ные каскады.

а б Рис.7. В ряде случаев программирование осуществляется путем миграции алюминия при лавинном пробое, в результате чего транзистор в матрице трансформируется в диод, закорачивающий соответствующие шины. Соз дание части перемычек соответствует схемам, которые в исходном состоя нии имеют непроводящие перемычки в виде пары встречно включенных диодов или тонких диэлектрических слоев, пробиваемых при программи ровании с образованием низкоомных сопротивлений.

Схемы с тонкими пробиваемыми диэлектрическими перемычками (типа antifuse) наиболее компактны и совершенны. Их применение харак терно для программируемых логических СБИС.

Второй тип запоминающего элемента ППЗУ — два встречно вклю ченных диода. В исходном состоянии сопротивление такой цепочки на столько велико, что практически равноценно разомкнутой цепи, и запоми нающий элемент хранит логический нуль. Для записи единицы к диодам прикладывают повышенное напряжение, пробивающее диод, смещенный в обратном направлении. Диод пробивается с образованием в нем короткого замыкания и играет роль появившейся проводящей перемычки.

Запоминающие элементы с плавкими перемычками и парами дио дов приведены на рис. 7.13, а, б в исходном состоянии и после программи рования.

Рис. 7. Программирование ЗУ с плавкими перемычками реализуется про стыми аппаратными средствами. На рис. 7.14 показан многоэмиттерный транзистор с плавкими перемычками и дополнительными элементами, обеспечивающими программирование ЗУ. Выходы этого запоминающего элемента передаются во внешние цепи через буферные каскады с тремя состояниями, работа которых разрешается сигналом ОЕ.

При этом сигнал разрешения работы формирователей импульсов программирования ОЕF отсутствует, и они не влияют на работу схемы.

При программировании буферы данных переводятся в третье состояние (ОЕ = 0), а работа формирователей F разрешается.

Слово, которое нужно записать в данной ячейке, подается на линии данных D7.-.Do. Те разряды слова, в которых имеются единицы, будут иметь на выходах формирователей, реализующих операцию И-НЕ, низкий уровень напряжения. Соответствующие эмиттеры МЭТ окажутся под низ ким напряжением и через них пройдет ток прожигания перемычки.

Рис. 7. При чтении отсутствие перемычки даст нулевой сигнал на входе буфера данных. Так как буфер инвертирующий, с его выхода снимается единичный сигнал, т. е. тот, который и записывался. Адресация програм мируемой ячейки как обычно обеспечивается дешифратором адреса, по дающим высокий уровень потенциала на базу адресуемого МЭТ.

Для прожигания перемычек на них подают токи в десятки милли ампер в виде серии импульсов (для большей надежности прожигания). Не все перемычки удается пережечь надлежащим образом, коэффициент про граммируемости для серии К556, например, составляет 0,5...0,7. В ЗУ с плавкими перемычками возможно восстановление проводимости перемы чек через некоторое время из-за миграции в электроматериалах.

Плавкие перемычки занимают на кристалле относительно много места, поэтому уровень интеграции ЗУ с такими перемычками существен но ниже, чем у масочных ЗУ. В то же время простота программирования пользователем и невысокая стоимость в свое время обусловили широкое распространение ЗУ типа PROM. Невысокая стоимость программируемых пользователем ЗУ объясняется тем, что изготовитель выпускает микросхе мы без учета конкретного содержимого ЗУ, т. е. освобожден от проектиро вания по специализированным заказам и, следовательно, связанных с этим затрат.

Среди отечественных ППЗУ ведущее место занимают микросхемы серии К556, имеющие информационную емкость 1...64 Кбит и время дос тупа по адресу 70...90 нc.

Внешняя организация памяти типов ПЗУМ и ППЗУ проста: вход ными сигналами для них служат адресный код и сигнал выбора микросхе мы CS. Во времени последовательность сигналов следующая: вначале по дается адресный код (чтобы произошла дешифрация адреса и было исклю чено обращение к непредусмотренной ячейке), затем поступает сигнал вы бора микросхемы CS и после задержки, определяемой быстродействием схемы, на выходах данных устанавливаются правильные значения считы ваемых сигналов.

7.3.3. Элементы репрограммируемых ПЗУ Репрограммируемые ПЗУ (РПЗУ) допускают многократное пере программирование пользователем. Выпускаются ИМС РПЗУ типов: ИМС с записью электрическими сигналами и стиранием ультрафиолетовым из лучением- РПЗУ-УФ (EPROM) и ИМС с записью и стиранием электрическими сигналами - РПЗУ-ЭС (EEPROM или E2РROM).

Указанные типы ИМС отличаются устройством, принципом действия и режимами работы. Общими же свойствами являются: возможность многократного программирования (от 100 до 10 тысяч циклов), способность сохранять информацию при отсутствии питания несколько тысяч часов, необходимость значительного времени на программирование.

Запоминающими элементами современных РПЗУ являются транзи сторы типов МНОП и ЛИЗМОП (МОП – транзисторы с лавинной инжек цией заряда).

МНОП-транзистор отличается от обычного МОП-транзистора двухслойным подзатворным диэлектриком (рис. 6.15, a). На поверхности подложки расположен тонкий слой двуокиси кремния SiO2, далее более толстый слой нитрида кремния Si3N4 и затем уже затвор. Тонкая пленка SiO2 толщиной не более 5 нм "прозрачна" для электронов. Если приложить между затвором и подложкой положительное напряжение, достаточное для, возникновения туннельного перехода электронов через тонкий слой SiO2, то они проходят через него и скапливаются на границе раздела слоев.

Образующийся заряд и является носителем информации, хранимой МНОП-транзистором.


Рис. 7. Для МНОП-транзистора с n-каналом отрицательный заряд на гра нице раздела слоев сужает канал и повышает пороговое напряжение – Uпор0 (рис.6.15,б), при котором транзистор отпирается. При этом пороговое напряжение возрастает настолько, что рабочие напряжения на затворе транзистора не в состоянии его открыть. Транзистор, в котором заряд от сутствует легко открывается рабочим значением напряжения. Так осуще ствляется хранение бита в МНОП: одно из состояний трактуется как ото бражение логической единицы, другое — нуля.

При программировании ЗУ используются относительно высокие напряжения, около 20 В. После снятия высоких напряжений туннельное прохождение носителей заряда через диэлектрик прекращается и заданное транзистору пороговое напряжение остается неизменным.

После 104...106 перезаписей МНОП-транзистор перестает устойчиво хранить заряд. РПЗУ на МНОП-транзисторах энергонезависимы и могут хранить информацию месяцами, годами и десятками лет. Перед новой за писью старая информация стирается записью нулей во все запоминающие элементы. Тип ЗУ — РПЗУ-ЭС.

Транзисторы типа ЛИЗМОП всегда имеют так называемый пла вающий затвор, который может быть единственным или вторым, дополни тельным к обычному (управляющему) затвору. Транзисторы с одним пла вающим затвором используются в ЗУ типа РПЗУ-УФ, а транзисторы с двойным затвором пригодны для применения как в РПЗУ-УФ, так и в РПЗУ-ЭС. Рассмотрим более современный тип — ЛИЗМОП-транзистор с двойным затвором (рис. 7.15, в).

Принцип работы ЛИЗМОП с двойным затвором близок к принципу работы МНОП-транзистора — здесь также между управляющим затвором и областью канала помещается область, в которую при программировании можно вводить заряд, влияющий на величину порогового напряжения транзистора. Только область введения заряда представляет собою не гра ницу раздела слоев диэлектрика, а окруженную со всех сторон диэлектри ком проводящую область (обычно из поликристаллического кремния или металла), в которую, как в ловушку, можно ввести заряд, способный со храняться в ней в течение очень длительного времени. Эта область и назы вается плавающим затвором.

РПЗУ-УФ При подаче на управляющий затвор импульса положи тельного напряжения относительно большой амплитуды 20...25 В в обрат но смещенных р-n переходах возникает лавинный пробой, область которо го насыщается электронами. Часть электронов, имеющих энергию, доста точную для преодоления потенциального барьера диэлектрической облас ти, проникает в плавающий затвор. Снятие высокого программирующего напряжения восстанавливает обычное состояние областей транзистора и запирает электроны в плавающем затворе, где они могут находиться дли тельное время (многие годы).

Заряженный электронами плавающий затвор увеличивает пороговое напряжение транзистора настолько, что в диапазоне рабочих напряжений проводящий канал в транзисторе не создается. При отсутствии заряда в плавающем затворе транзистор работает в обычном ключевом режиме.

Стирание информации может производиться двумя способами — ультрафиолетовым облучением или электрическими сигналами. В первом случае корпус ИС имеет специальное прозрачное окошко для облучения кристалла. Двуокись кремния и поликремний прозрачны для ультрафиоле товых лучей. Эти лучи вызывают в областях транзистора фототоки и теп ловые токи, что делает области прибора проводящими и позволяет заряду покинуть плавающий затвор. Операция стирания информации этим спосо бом занимает десятки минут, информация стирается сразу во всем кри сталле. В схемах с УФ-стиранием число циклов перепрограммирования существенно ограничено, т. к. под действием ультрафиолетовых лучей свойства материалов постепенно изменяются. Число циклов перезаписи у отечественных ИС равно 10...100.

Электрическое стирание информации осуществляется подачей на управляющие затворы низкого (нулевого) напряжения, а на стоки — высо кого напряжения программирования. Электрическое стирание имеет пре имущества: можно стирать информацию не со всего кристалла, а выбороч но (индивидуально для каждого адреса). Длительность процесса "стира ние-запись" значительно меньше, сильно ослабляются ограничения на число циклов перепрограммирования (допускается 104...106 таких циклов).

Кроме того, перепрограммировать ЗУ можно, не извлекая микросхему из устройства, в котором она работает. В то же время схемы с электрическим стиранием занимают больше места на кристалле, в связи с чем уровень их интеграции меньше, а стоимость выше. В последнее время эти недостатки быстро преодолеваются и ЭС-стирание вытесняет УФ-стирание.

Предшественниками двухзатворных ЛИЗМОП-транзисторов были однозатворные, имевшие только плавающий затвор. Эти транзисторы из готовлялись обычно с р-каналом, поэтому введение электронов в плаваю щий затвор приводило к созданию в транзисторе проводящего канала, а удаление заряда — к исчезновению такого канала. При использовании та ких транзисторов запоминающие элементы состоят из двух последова тельно включенных транзисторов: ключевого МОП-транзистора обычного типа для выборки адресованного элемента и ЛИЗМОП-транзистора, со стояние которого определяет хранимый бит. Стирание информации произ водится ультрафиолетовыми лучами. Подключение двухзатворных ЛИЗ МОП-транзисторов к линиям выборки строк и линиям чтения в матрицах ЗУ показано на рис. 7.16. Запись логического нуля осуществляется путем заряда плавающего затвора инжекцией "горячих" электронов в режиме программирования. Стирание информации, под которым понимается уда ление заряда из плавающего затвора, приводит к записи во все запоми нающие элементы логических единиц, т. к. в данном случае опрашиваемые транзисторы открываются и передают напряжение Uи.п. на линии считыва ния.

Рис. 7. Среди отечественных РПЗУ-УФ (в маркировке они имеют буквы РФ) наиболее известна серия К573 с широким набором типономиналов, а среди РПЗУ-ЭС (в маркировке имеют буквы РР) имеются серии КР558 (на основе n-МНОП), К1609, К1624, К1626 на ЛИЗМОП с двумя затворами.

Отечественные ROM характеризуются в настоящее время следующими па раметрами: масочные ИС имеют информационную емкость до 1 Мбита при временах доступа около 200 нс, микросхемы с плавкими перемычками соответственно 64 Кбита и 80 нс, РПЗУ-УФ 1 Мбит и 350 нс, РПЗУ-ЭС Кбита и 250 нс.

Имеются ЗУ типа РПЗУ-УФ с информационной емкостью до Мбит при времени доступа 45 нс (фирма Atmel), ЗУ типа РПЗУ-ЭС с ин формационной емкостью до 256 Кбит при времени доступа 90 нс и допус тимом числе циклов перезаписи 105 с временем сохранения данных более 10 лет. Это ЗУ использует один источник питания 5 В и потребляет ток мА в активном режиме и 100 мкА при отсутствии обращений. Возможна байтовая или страничная запись за время 3 мс (фирма SGS-Thomson).

7.3.4. Флэш-память Флэш-память (Flash-Memory) по типу запоминающих элементов и ос новным принципам работы подобна памяти типа E2ROM, однако ряд архи тектурных и структурных особенностей позволяют выделить ее в отдель ный класс. Разработка Флэш-памяти считается кульминацией десятилетне го развития схемотехники памяти с электрическим стиранием информа ции.

В схемах Флэш-памяти не предусмотрено стирание отдельных слов, стирание информации осуществляется либо для всей памяти одновремен но, либо для достаточно больших блоков. Понятно, что это позволяет уп ростить схемы ЗУ, т. е. способствует достижению высокого уровня инте грации и быстродействия при снижении стоимости. Технологически схемы Флэш-памяти выполняются с высоким качеством и обладают очень хоро шими параметрами.

Термин Flash по одной из версий связан с характерной особенностью этого вида памяти — возможностью одновременного стирания всего ее объема. Согласно этой версии ещё до появления Флэш-памяти при хране нии секретных данных использовались устройства, которые при попытках несанкционированного доступа к ним автоматически стирали хранимую информацию и назывались устройствами типа Flash (вспышка, мгновение).

Это название перешло и к памяти, обладавшей свойством быстрого стира ния всего массива данных одним сигналом.

Одновременное стирание всей информации ЗУ реализуется наиболее просто, но имеет тот недостаток, что даже замена одного слова в ЗУ требу ет стирания и новой записи для всего ЗУ в целом. Для многих применений это неудобно. Поэтому наряду со схемами с одновременным стиранием всего содержимого имеются схемы с блочной структурой, в которых весь массив памяти делится на блоки, стираемые независимо друг от друга.

Объем таких блоков сильно разнится: от 256 байт до 128 Кбайт.

Число циклов репрограммирования для Флэш-памяти хотя и велико, но ог раничено, т. е. ячейки при. перезаписи "изнашиваются". Чтобы увеличить долговечность памяти, в ее работе используются специальные алгоритмы, способствующие "разравниванию" числа перезаписей по всем блокам мик росхемы.

Соответственно областям применения Флэш-память имеет архитек турные и схемотехнические разновидности. Двумя основными направле ниями эффективного использования Флэш-памяти являются хранение не очень часто изменяемых данных (обновляемых программ, в частности) и замена памяти на магнитных дисках.

Для первого направления в связи с редким обновлением содержимого па раметры циклов стирания и записи не столь существенны как информаци онная емкость и скорость считывания информации. Стирание в этих схе мах может быть как одновременным для всей памяти, так и блочным. Сре ди устройств с блочным стиранием выделяют схемы со специализирован ными блоками (несимметричные блочные структуры). По имени так назы ваемых Boot-блоков, в которых информация надежно защищена аппарат ными средствами от случайного стирания, эти ЗУ называют Boot Block Flash Memory. Boot-блоки хранят программы инициализации системы, по зволяющие ввести ее в рабочее состояние после включения питания.

Микросхемы для замены жестких магнитных дисков {Flash-File Memory) содержат более развитые средства перезаписи информации и имеют иден тичные блоки (симметричные блочные структуры).


Одним из элементов структуры Флэш-памяти является накопитель (матри ца запоминающих элементов). В схемотехнике накопителей развиваются два направления: на основе ячеек типа ИЛИ-НЕ (NOR) и на основе ячеек типа И-НЕ (NAND) Накопители на основе ячеек ИЛИ-НЕ (с параллельным включением ЛИЗ-МОП-транзисторов с двойным затвором) обеспечивают быстрый дос туп к словам при произвольной выборке. Они приемлемы для разных при менений, но наиболее бесспорным считается их применение в памяти для хранения редко обновляемых данных. При этом возникает полезная преем ственность с применявшимися ранее ROM и EPROM, сохраняются типич ные-сигналы управления, обеспечивающие чтение с произвольной выбор кой. Структура матрицы накопителя на элементах ИЛИ-НЕ показана на рис. 7.17. Каждый столбец представляет собою совокупность параллельно соединенных транзисторов. Разрядные линии выборки находятся под вы соким потенциалом. Все транзисторы невыбранных строк заперты. В вы бранной строке открываются и передают высокий уровень напряжения на разрядные линии считывания те транзисторы, в плавающих затворах кото рых отсутствует заряд электронов, и, следовательно, пороговое напряже ние транзистора имеет нормальное (не повышенное) значение.

Рис. 7. Накопители на основе ячеек ИЛИ-НЕ широко используются фир мой Intel. Имеются мнения о конкурентоспособности этих накопителей и в применениях, связанных с заменой жестких магнитных дисков Флэш памятью.

Структуры с ячейками И-НЕ более компактны, но не обеспечивают режи ма произвольного доступа и практически используются только в схемах замены магнитных дисков. В схемах на этих ячейках сам накопитель ком пактнее, но увеличивается количество логических элементов обрамления накопителя.

Имея преемственность с ЗУ типов E2ROM и EPROM, разработан ными ранее, схемы Флэш-памяти предпочтительнее E2ROM по информа ционной емкости и стоимости в применениях, где не требуется индивиду альное стирание слов, а в сравнении с EPROM обладают тем преимущест вом, что не требуют специальных условий и аппаратуры для стирания дан ных, которое к тому же происходит гораздо быстрее.

7.4 Статические запоминающие устройства Статические оперативные запоминающие устроства обладают высо ким быстродействием и поэтому находят применение в кэш – памяти и быстродействующих системах обработки информации.

Запоминающими элементами статических ОЗУ являются триггеры, которые могут быть реализованы по различным интегральным технологи ям: биполярной ( ТТЛ, ТТЛШ, ЭСЛ, И2Л ), n-МОП, КМОП, AsGa и др.

За последние годы наиболее широкое применение получили статиче ские ОЗУ, выполненные по технологии n-МОП и КМОП. Эти структуры являются основой создания БИС ОЗУ большой информационной емкости.

Присущий же МОП структурам основной недостаток – низкое быстродей ствие – устраняется по мере уменьшения топологических норм технологи ческого процесса.

Среди отечественных серий ИМС статических ОЗУ наиболее разви тыми являются серии К132 технологии n-МОП и серия К537 технологии КМОП.

7.4.1. Элементы памяти ОЗУ на МОП – структурах На рис.7.18,а приведена типовая схема статического ЭП на п -МОП – транзисторах с индуцированным каналом п - типа. Элемент памяти со стоит из четырех МОП – транзисторов, два из которых VT2 и VT3 образу ют триггер, а два других VT1 и VT4 являются двунаправленными ключами ввода – выхода данных. В триггере используются пассивные нагрузки (ре зисторы R1, R2 ).

Рис.7. Пусть элемент памяти находится в состоянии логической единицы, если VT3 закрыт, а VT2 открыт и, соответственно, в состоянии логического нуля при открытом VT3 и закрытомVT2.

В режиме хранения информации на адресную шину А1 подается сигнал низкого уровня, а на разрядные шины сигнал высокого уровня. По этому транзисторы VT1 и VT4 закрыты и состояние триггера не влияет на потенциалы разрядных шин (рис.7.18,б).

В режиме считывания с учетом того, что при хранении на разрядные шины подавался сигнал высокого уровня U и.п., паразитные емкости C шин заряжены до напряжения U и.п.. При подаче на адресную шину А сигнала высокого уровня ключевые транзисторы VT1 и VT4 открываются и, если ЭП находится в состоянии логической единицы ( VT2 открыт, VT3 закрыт), паразитная емкость разрядной шины PШ0 j разряжается че рез переходы сток – исток транзисторов VT1 иVT2. При этом потенциал шины PШ0 j понижается, а потенциал шины PШ1 j остается высоким.

После установления разности потенциалов на шинах PШ0 j, PШ1 j, дос таточной для различения состояния ЭП, информация считывается усили телем и поступает на выходные каскады ЗУ.

В режиме записи на адресную шину А1 подается сигнал высокого уровня. При записи 1 в ЭП на PШ1 j подается сигнал высокого, а на PШ0 j низкого уровней. При этом транзистор VT2 открывается и, соот ветственно, VT3 закрывается. При записи 0 на PШ0 j подается сигнал вы сокого уровня, а на PШ1 j - низкого. При этом VT3 открывается, а VT закрывается, то есть состояние ЭП меняется на противоположное.

Рассмотренный ЭП имеет невысокое быстродействие из-за большой по стоянной времени, обусловленной высокими номиналами резисторов R 1, R2 и паразитной емкостью разрядных шин. Кроме того, высокоомные ре зисторы малых размеров трудно выполнить технологически. Поэтому в большинстве случаев вместо резисторов в БИС ОЗУ применяют МОП – транзисторы.

Рис.6. Общим недостатком рассмотренных ЭП является потребление тока в режиме хранения, т.к. всегда один из ключевых транзисторов в триггере находится в открытом состоянии, причем потребляемый ток в режиме хра нения и обращения примерно одинаков. Для уменьшения потребляемой мощности необходимо увеличить сопротивление нагрузки, но это приво дит к снижению быстродействия. Возникшее противоречие можно разре шить при переходе к схемам на КМОП – структурах, где ток в режиме хранения определяется только паразитными утечками p-n переходов.

Принципиальная схема запоминающего элемента статического ОЗУ, вы полненного по КМОП технологии, приведена на рис. 6.19. Эти элементы построены так же, как и элементы на n-МОП транзисторах, и не требуют дополнительных пояснений.

Рис. 7.20.

Выходной каскад с третьим состоянием На рис. 7.20 показан выходной каскад с третьим состоянием, ис пользуемый в КМОП ОЗУ. Низкий уровень сигнала CS и высокий уро вень сигнала R W, означающие разрешение операции чтения, создают на выходе элемента ИЛИ-НЕ высокий уровень логической единицы, открывающий транзисторы VТЗ и VТ4, и, тем самым, позволяющий нормально работать инвертору на транзисторах VТ1 и VТ2, через который данные передаются на выход. При всех иных комбинациях сигналов CS и R W выход элемента ИЛИ-НЕ имеет низкий уровень логического нуля, при котором транзисторы VТЗ и VТ4 заперты и выход DO находится в со стоянии "отключено".

7.4.2. Внешняя организация и временные диаграммы статических ОЗУ Рассмотрим типичную ИМС статического ОЗУ со словарной орга низацией информационной емкостью 16 Кбит (2Кх8) или 2К байт. УГО та кого ОЗУ показано на рис. 7.21.

Рис.7. Исходя из структуры 2D, ОЗУ имеет 11 адресных входов A10 - А0.

Вход выборки кристалла СS (chip select), который также называют CE обеспечивает выбор данной схемы, если к одной шине подключено не сколько ЗУ. Если СS =1, то схема находится в режиме хранения с уменьшенным потреблением тока.

Вход чтения/записи R W соответствует рассмотренным выше сиг налам аналогичного типа. При R W =1 содержимое выбранной ячейки па мяти может быть считано, при R W =0 в ячеку может быть записано дво ичное слово.

Входы и выходы DIO7 DIO0 совмещены и обладают свойством двунаправленных передач, которое обеспечивается сигналом по входу OE (разрешение по выходу). Пассивное состояние этого входа ( OE = 1) пере водит выходы в третье состояние.

Временные диаграммы цикла считывания приведены на рис.7.22,а.

Чтобы исключить возможность обращения к другой ячейке памяти, реко мендуется подавать код адреса раньше, чем другие сигналы, с опережени ем на время его декодирования. Код адреса должен удерживаться в тече ние всего цикла обращения к памяти. На протяжении всего цикла считы вания R W =1.

а) б) Рис. 7. После подачи кода адреса на адресную шину, с помощью сигнала СS 0 выбирается ИМС ОЗУ, а затем активируется выход с помощью сигнала OE =0.

Интервалы времени, приведенные на временной диаграмме, опреде ляются следующим образом:

t RC время цикла считывания. В этот интервал проводится полный цикл считывания.

t A время выборки адреса. Через этот интервал времени, если на адресные входы подан код адреса, на выходе появися код счи танных данных.

t АS интервал времени, втечение которого код адреса должен пода ваться перед СS - импульсом с длительностью tW.

t CO минимальное время действия сигнала OE =0 до появления ко да данных на выходе.

t OD интервал времени, в течение которого при сигнале OE =1 дан ные еще находятся на шине данных.

На рис.2.22,б представлена временная диаграмма цикла записи. В цикле записи OE =1 и передающий блок, как правило микропроцессор, может выдавать данные на шину данных. Для записи в ячейку ОЗУ долж ны выполняться следующие условия: R W =0 и СS 0.

Различают два режима записи:

1. Ранняя запись (early write). В этом режиме в течение всего цикла записи R W =0, а процесс записи запускается отрицательным фронтом сигнала СS. Этот цикл изображен на рис.7.22,б.

2. Поздняя запись (late write). При этом в течение всего цикла записи сигнал СS 0, а процесс записи запускается отрицательным фронтом сигнала R W.

На временной диаграмме цикла записи показаны следующие вре менные интервалы:

tWC время цикла записи.

t DS время установки данных на шине данных.

t DН время удержания данных на шине данных.

В течение интервалов времени t DS и t DН данные должны стабильно находиться на шине данных.

время установки адреса – интервал времени, в течение которо t AS го код адреса перед СS - импульсом с длительностью tW дол жен быть стабильно в наличии.

время удержания адреса – интервал времени, в течение кото t AН рого код адреса должен быть в наличии после импульса СS.

Оба эти интервала необходимы для уверенного декодирования кода адреса в ОЗУ.

7.5 Динамические запоминающие устройства В динамических ЗУ (DRAM) данные хранятся в виде зарядов емко стей МОП-структур. Основой ЗЭ является конденсатор небольшой емко сти. Такой ЗЭ значительно проще триггерного, содержащего 6 транзисто ров, что позволяет разместить на кристалле намного больше ЗЭ (в 4...5 раз) и обеспечивает динамическим ОЗУ максимальную емкость. В то же время конденсатор неизбежно теряет со временем свой заряд, и хранение данных требует их периодической регенерации (через несколько миллисекунд).

7.5.1. Запоминающие элементы DRAM Известны конденсаторные ЗЭ разной сложности. В последнее время практически всегда применяют однотранзисторные ЗЭ — лидеры ком пактности, размеры которых настолько малы, что на их работу стали вли ять даже -частицы, излучаемые элементами корпуса ИС.

Электрическая схема и конструкция однотранзисторного ЗЭ показаны на рис. 7.23. Ключевой транзистор отключает запоминающий конденсатор от линии записи-считывания или подключает его к ней. Сток транзистора не имеет внешнего вывода и образует одну из обкладок конденсатора.

Другой обкладкой служит подложка. Между обкладками расположен тон кий слой диэлектрика — оксида кремния SiO2.

Рис.7.23.

В режиме хранения ключевой транзистор заперт. При выборке дан ного ЗЭ на затвор подается напряжение, отпирающее транзистор. Запоми нающая емкость через проводящий канал подключается к линии записи считывания и в зависимости от заряженного или разряженного состояния емкости различно влияет на потенциал линии записи-считывания. При за писи потенциал линии записи-считывания передается на конденсатор, оп ределяя его состояние.

Процесс чтения состояния запоминающего элемента.

Фрагмент ЗУ (рис. 7.24) показывает ЗЭ, усилитель считывания УС а также ключи К1 и КО соответственно записи единицы и нуля. К линии за писи-считывания (ЛЗС) подключено столько ЗЭ, сколько строк имеется в запоминающей матрице. Особое значение имеет емкость ЛЗС Сл, которая многократно превышает емкость ЗЭ в силу большой протяженности линии и большого числа подключенных к ней транзисторов.

Перед считыванием производится предзаряд ЛЗС до уровня поло вины напряжения питания, т.е. перед считыванием емкость Сл заряжается до уровня Uи.п./2. Будем считать, что хранение единицы соответствует за ряженной емкости Сз, а хранение нуля — разряженной.

Рис. 7. При считывании нуля к ЛЗС подключается емкость Сз, имевшая нулевой заряд. Часть заряда емкости Сл перетекает в емкость Сз, и напря жения на них уравниваются. Потенциал ЛЗС снижается на величину U, которая и является сигналом, поступающим на усилитель считывания. При считывании единицы, напротив, напряжение на Сз составляло вначале ве личину Uи.п. и превышало напряжение на ЛЗС. При подключении Сз к ЛЗС.часть заряда стекает с запоминающей емкости в Сл и напряжение на ЛЗС увеличивается на U. Графики сигналов при считывании нуля и еди ницы показаны на рис. 7.25.

Рис. 7. Значение U нетрудно вычислить на основе анализа любого из процессов — считывания нуля или считывания единицы. Для считывания нуля справедливы следующие рассуждения. До выборки ЗЭ емкость ЛЗС имела заряд Q = Cл Uи.п./2.

После выборки ЗЭ этот же заряд имеет суммарная емкость Сл + Сз и мож но записать следующее соотношение:

Q =(Сл+Сз)(Uи.п./2- U ).

Приравнивая выражения для одного и того же значения заряда Q, получим соотношение Сл Uи.п./2 = (Сл + Сз) (Uи.п./2 - U ), из которого следует выражение U = Uи.п.Сз/[2(Сл + Сз)] Uи.п. Сз/2Сл В силу неравенства Сз Сл сигнал U оказывается слабым.

Кроме того, считывание является разрушающим — подключение запоми нающей емкости к ЛЗС изменяет ее заряд. Мерами преодоления отмечен ных недостатков служат способы увеличения емкости Сз (без увеличения площади ЗЭ), уменьшения емкости ЛЗС и применение усилителей регенераторов для считывания данных.

В направлении увеличения Сз можно указать разработку фирмой Сименс нового диэлектрика (двуокиси титана ТiO2), имеющего диэлектрическую постоянную в 20 раз большую, чем SiO2. Это позволяет при той же емко сти сократить площадь ЗЭ почти в 20 раз или увеличить Сз даже при уменьшении ее площади. Имеются и варианты с введением в ЗЭ токоуси ливающих структур, что также эквивалентно увеличению емкости ЗЭ.

Уменьшение емкости ЛЗС можно достичь разрывом ЛЗС на две половины и включением в разрыв усилителя-регенератора (рис. 7.26, а). Очевидно, что такой прием вдвое уменьшает емкость линий, к которым подключают ся запоминающие емкости, т. е. вдвое увеличивает сигнал U.

Рис. 7. 7.5.2. Усилители-регенераторы Усилители-регенераторы строятся на основе триггерных схем. Один из возможных вариантов (рис. 7.26, б) основан на введении в схему допол нительного сигнала "Подготовка" для управления нагрузочными транзи сторами VT3 и VТ4- Вначале сигнал "Подготовка" имеет низкий уровень и нагрузочные транзисторы заперты. В этом состоянии усилитель регенератор воспринимает слабые сигналы считывания с линий ЛЗС. Одна из половин ЛЗС, к которой не подключается Сз, сохраняет напряжение предзаряда Uи.п./2, напряжение на другой половине, к которой подключа ется выбранный ЗЭ, отклоняется от напряжения предзаряда на U в ту или иную сторону в зависимости от того, считывается единица или ноль.

Неравенство напряжений в точках А и В вносит несимметрию проводимо стей транзисторов VT1 и VТ2. Для считывания и регенерации данных сиг нал "Подготовка" переводится на высокий уровень. Транзисторы VТ3 и VТ4 открываются, и возникает схема триггера, находящегося в неустойчи вом состоянии, близком к симметричному. Такой триггер в силу своих свойств быстро перейдет в устойчивое состояние, предопределенное на чальной несимметрией его режима. На выходах триггера сформируются полные напряжения высокого и низкого уровней. Так как одни и те же точки А и В являются одновременно и входами и выходами усилителя регенератора, то после своего срабатывания он восстанавливает на емкости Сз полное значение считанного сигнала. Тем самым автоматически осуще ствляется регенерация данных в ЗЭ. Состояние триггера определяют также сигналы, выводимые во внешние цепи в качестве считанной информации.

7.5.3. Мультиплексирование шины адреса Особенностью динамических ЗУ является мультиплексирование ши ны адреса. Адрес делится на два полуадреса, один из которых представляет собою адрес строки, а другой — адрес столбца матрицы ЗЭ. Полуадреса подаются на одни и те же выводы корпуса ИС поочередно. Подача адреса строки сопровождается соответствующим стробом RAS (Row Address Strobe), а адреса столбца — стробом CAS (Column Address Strobe). Причи ной мультиплексирования адресов служит стремление уменьшить число выводов корпуса ИС и тем самым удешевить ее, а также то обстоятельство, что полуадреса и сигналы RAS и CAS в некоторых режимах и схемах ис пользуются различно (например, в режимах регенерации адрес столбца во обще не нужен). Сокращение числа внешних выводов корпуса для дина мических ЗУ особенно актуально, т. к. они имеют максимальную емкость и, следовательно, большую разрядность адресов. Например, ЗУ с органи зацией 16Мх1 имеет 24-разрядный адрес, а мультиплексирование сократит число адресных линий на 12.

7.5.4. Внешняя организация, временные диаграммы и функциональная схема динамических ОЗУ На рис. 7.27 показаны УГО и временные диаграммы динамического ОЗУ. Циклы обращения к ОЗУ начинаются сигналом RAS и запаздываю щим относительно него сигналом CAS. Отрицательным фронтам этих сигналов соответствуют области подачи на адресные линии ОЗУ полуад ресов, адресующих строки и столбцы матрицы соответственно. Согласно выполняемой операции (сигналу R W ) либо вырабатываются выходные данные DO, либо принимаются входные данные DI. В циклах регенерации подаются только импульсные сигналы RAS и адреса строк. Области без различных значений сигналов на рисунке заштрихованы.

В схеме динамического ОЗУ (рис. 7.28) один из столбцов матрицы раскрыт полностью, другие столбцы аналогичны ему. В схеме блок ФТС — формирователь тактирующих сигналов.

В исходном состоянии (до обращения к ОЗУ) сигнал RAS пасси вен, т е. имеет высокий уровень, который замыкает ключи на транзисторах VT1и VT1' и подает напряжение Uи.п./2 на полушины записи-считывания ЛЗСа и ЛЗСв для их предзаряда. При обращении к ЗУ активизируется сиг нал RAS одновременно с подачей по шине адреса А первого полуадреса (адреса строки). При этом ключи на транзисторах VT1и VT1' размыкаются и линии записи-считывания изолируются от источника напряжения Uи.п./2, а формирователь ФТС1 вырабатывает пару последовательных сиг налов Ф1 и Ф2. Тактирующий сигнал Ф1 разрешает загрузку регистра РгХ и работу дешифратора ДШХ, одна из выходных линий которого возбужда ется и выбирает все ЗЭ строки, адрес которой содержится в регистре РгХ.

В разрыв между секциями ЛЗСА и ЛЗСв включен усилитель регенератор, для которого подключение ЗЭ, хранящего единицу или ноль, создает дисбаланс входных сигналов.

Второй тактирующий сигнал Ф2 снимает сигнал "Подготовка" с усилителей-регенераторов, и они срабатывают, формируя в своих точках входов-выходов полные уровни сигналов, что восстанавливает состояния ЗЭ выбранной строки.

Для последующих операций чтения или записи требуется наличие сигнала CAS, разрешающего формирователю ФТС2 формирование второй пары тактирующих сигналов ФЗ и Ф4. Сигнал ФЗ загружает в PrY адрес столбца, а Ф4 активизирует дешифратор ДШУ, вследствие чего открыва ются ключи на транзисторах VT2 и VT2' выбранного столбца.



Pages:     | 1 |   ...   | 3 | 4 || 6 | 7 |
 





 
© 2013 www.libed.ru - «Бесплатная библиотека научно-практических конференций»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.